He usado el paquete textio varias veces y he pensado en leerlo. Cuando abrí el paquete textio desde la ventana de mi biblioteca ModelSim en la biblioteca estándar, encontré que el cuerpo del paquete no está en el archivo textio.vhdl. Por lo tant...
Soy nuevo en VHDL y aparece el siguiente error cuando intento compilar mi código:
** Error: F:\midterm night\assg 3\toplevel_design.vhd(18): near "<byte 0x93>": illegal character found in source
** Error: F:\midterm night\a...
Recibo esta advertencia de Altera Design Assistant para lo siguiente:
El puerto del reloj y cualquier otro puerto de un registro no deben ser controlados por el
misma fuente de señal
Advertencia crítica (308012): Nodo
"App_Logic: inst1 | L...
He terminado de escribir un proyecto con archivos VHDL separados. La mayoría de los componentes tienen conexiones directamente con el FPGA (que he instanciado y conectado en el archivo de nivel superior), pero algunos no lo hacen. para conectar...
Estoy tratando de ejecutar el código vhdl Full_adder de 2 bits para testbench pero obteniendo U (indefinido) en la simulación de forma de onda. ¿Podría por favor aconsejar?
Sumador completo de 1 bit
entity full_adder is
Port ( A : in...
estoy intentando implementar un procesador MIPS en Vivado ysing Vhdl.i ya he escrito un código para el procesador que tiene el archivo de registro, la memoria y todas las demás unidades funcionales. Ahora estoy tratando de crear un banco d...
Aquí está mi código para un contador n mod k en VHDL. Sigo recibiendo varios errores de sintaxis, pero parece que no puedo precisar exactamente lo que estoy haciendo mal. Cualquier ayuda sería apreciada.
library ieee;
use ieee.std_logic_...
Hola soy de colombia lo siento mi ingles. Estoy desarrollando un proyecto simple, un sumador / restador complementario de dos para 4 bits. Me he desarrollado de la siguiente manera, pero en la simulación no me da el resultado esperado y no sé...
En el diseño de FPGA cuando compramos propiedad intelectual (IP) de un proveedor, asumo que proporcionan el núcleo de IP en una forma de archivo de flujo de bits.
Mi pregunta es ¿cómo se integra el núcleo IP con los productos de desarrollo SOC d...
y gracias por tu ayuda.
Escribí el código para un JK Flip Flop asíncrono en VHDL, el código es el siguiente:
library ieee;
use ieee.std_logic_1164.all;
entity ffjk is
port(
J,K: in std_logic;
Q,NQ: buffer std_logic
);
end ffjk;
arch...