He escrito un desplazador de 8 bits en verilog
'timescale 1ns / 1ps
/* this is a very simple example of a 8 bit shift */
/* the shift amount is always 1 */
/* sw = 0 means left shift while sw = 1 means right shift */
/* this is an example of...
Estoy tratando de diseñar un bucle simple de sistema de comunicación entre la PC y el FPGA virtex 5, para esto conecté un módulo BRAM con uart, estoy usando VHDL como el lenguaje de descripción del hardware, la memoria utilizada es un simple de...
Estamos escribiendo un código usando vhdl. Díganos detalladamente cómo agregar el código fixed_pkg en la biblioteca ieee_proposed.
El paquete fijo probablemente se encuentra aquí:
Estamos intentando que el siguiente código funcione:
--...
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_Arith.ALL;
use IEEE.STD_LOGIC_Unsigned.ALL;
Library UNISIM;
use UNISIM.vcomponents.all;
entity freq_div is
Port (clk_p, clk_n , rst, up, pause : in STD_LOGIC;
count...
Estoy escribiendo un código VHDL de un contador simple que recibe como entrada un número y es un tiempo en ms y un reloj de 50 MHz, por ejemplo, si se reciben 200, debe contar 200 ms, por lo que 200 * 50e3 ciclos, entonces tiene que dar una sali...
Soy nuevo en la programación VHDL. Quiero tener un divisor de frecuencia de una señal de reloj de entrada por 2 enteros consecutivos x, y cada uno de ellos dura 2 ciclos. En realidad lo escribí solo para x. ¿Cómo puede durar el ciclo del reloj d...
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;
entity FreqDivider is
port(clkIn : in std_logic;
k : in std_logic_vector(31 downto 0);
clkOut : out std_logic);
end FreqDivider;
architecture Behavioral of F...
¿Debo conocer las carreras al escribir código para circuitos secuenciales en VHDL (uso ISE Design Suite)? Si no lo hago, ¿cuál es el problema que resuelve el problema de las razas en lugar de mí?
Estaba planeando aprender un HDL (preferiblemente verilog ya que tengo que tomar un curso en él en los semestres siguientes). Mi plan inicial fue aprender primero la sintaxis y luego implementar todos los sistemas digitales que estudié en mi cur...
ENTITY top IS END top;
ARCHITECTURE example OF top IS
SIGNAL w,x,y,z : integer := 0; -- initialised to 0 (zero)
BEGIN
p1 : PROCESS(z)
VARIABLE a : integer := 0; -- initialised to 0 (zero)
BEGIN
a := a + 20;
w <= w + 10;...