Soy novato en VHDL. En mi código, todo parece correcto pero el código no funciona correctamente. No pude encontrar dónde está mi culpa. ¿Alguna solución?
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity Knigh...
Estoy implementando una palanca de cambios utilizando una estrategia similar de la palanca de cambios T2. Mi implementación es de forma estructural pero tengo un problema. Mi código de Shifter es:
library IEEE;
use IEEE.std_logic_1164.all;
use...
Tengo que escribir un código de banco de pruebas para un bloque que tiene dos entradas que eran "X" e "Y" con salida "A". El comportamiento del bloque es la adición de dos señales de entrada, el valor agregado se almacena en "A". Dos entradas so...
Estoy tratando de implementar la cadena de acarreo en FPGA y quiero que el resault de cada bloque se escriba en el registro. Cada bloque es un sumador de 10 bits con el siguiente código:
-- Carry10 Adder-------------------------------
library...
He hecho dos multiplicadores, digamos Védico y Védico Modificado. Ahora, el retraso combinacional de Vedic es 49ns y el de Vedic modificado es 44ns. Quiero usarlos para la multiplicación en el algoritmo DWT.
Ahora, cuando uso el multiplicador...
Estoy tratando de hacer el sensor de estacionamiento con verilog y tengo su código vhdl y tratando de traducirlo a verilog. ¿Puedes ayudarme a averiguar cuál es mi problema? No hay error, el error es solo cuando implemento con vhdl one funciona,...
Estoy activando un código VHDL para leer y escribir en RAM. El código se adjunta como abajo,
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity RAM is
port (address : in unsigned ( 127 downto 0); -...
¿Por qué es el valor de yy y er1 -1. # IND para este código VHDL? ¿Qué pasa?
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.math_real.all;
use IEEE.STD_LOGIC_Unsigned.ALL;
use IEEE.NUMERIC_STD.ALL;
entity random is
generic ( width :...
Lo siento, he hecho una pregunta similar pero no obtuve una respuesta, así que publiqué esta pregunta
Actualmente estoy diseñando un detector máximo en VHDL que es parte de mi tarea.
Todo el sistema consta de un generador de datos, un procesa...
He probado mi ALU en la simulación funcional y obtengo las formas de onda correctas. Sin embargo, estoy confundido acerca de cómo interpretar las simulaciones de tiempo.
¿Qué causa las ondulaciones en el carry_out y las señales de cero? Ademá...