Me encargaron la creación de una función "transiciones" que toma como entrada un valor de tipo std_logic de longitud arbitraria. El valor devuelto debe ser un número entero que registre el número de transiciones (0 → 1 o 1 → 0) a medida que esca...
Estoy teniendo problemas con este código VHDL donde el valor de new_state no se transfiere a la señal state_cnt y, en cambio, se está volviendo indefinido.
¿Qué necesito cambiar para que esto funcione?
Library ieee;
use ieee.std_logic_1164....
Sé que el búfer circular y FIFO son similares, pero no entiendo la diferencia que causa el uso de diferentes términos. ¿Cómo se comparan estos dos con un registro de desplazamiento?
¿Cómo puedo saber si necesito usar un búfer circular o FIFO?...
Me gustaría saber cómo reemplazar una declaración if con una declaración case .
La declaración if es
architecture super_mux_v1 of mux_case is
begin
process (X,SEL) is
begin
if (SEL = "000") then...
Estamos escribiendo un código en vhdl. ¿Cómo configuramos el tiempo en la simulación vhdl para un kit de fpga con un reloj de 100 MHz? ¿Debemos configurarlo en 10 ns (10 nano segundos) para una visualización efectiva de los resultados? ¿Dónde de...
He estado intentando crear un FSM usando las ecuaciones de excitación que desarrollé. No he tenido mucha suerte. El circuito no tiene salida.
NO QUIERO UTILIZAR 'TIPO' y tipos de estado personalizados. Esa es la manera más fácil de salir....
Estaba mirando este código:
enlace
y quería saber cómo se ejecutaría la simulación en vivado, pero luego, aparte del reloj y la salida, también veo las señales de estado actuales y siguientes.
He intentado colocar las señales Current_s y...
Estoy diseñando un módulo en VHDL para un FPGA. Mi módulo se añade al diseño ya existente. Tiene una interfaz de esclavo Wishbone. El IDE (Lattice Semiconductor Diamond 3.2) permite realizar una simulación posterior al mapa, así que simulé solo...
Estoy tratando de escribir un bucle en VHDL que imprima un determinado mensaje en una pantalla LCD.
He predefinido lo siguiente:
constant LCDHP :integer range 0 to 1056:= 1056;--horizontal period
constant LCDHPW :integer range 0 to 30 :=...
Receptor VHDL FPGA UART que recibe 10 bits a través de la interfaz Bluetooth. Con 8 pantallas de 7 segmentos.
AhoramiproblemaeselsiguienteEnlosrequisitosseindicaquetengoqueescribirlasoluciónenbloques.Interfazqueemparejaseñalexternaconreloj.g...