Estoy diseñando un módulo en VHDL para un FPGA. Mi módulo se añade al diseño ya existente. Tiene una interfaz de esclavo Wishbone. El IDE (Lattice Semiconductor Diamond 3.2) permite realizar una simulación posterior al mapa, así que simulé solo mi módulo porque es demasiado complicado y lento para simularlo desde el módulo superior. El problema es que tengo un comportamiento diferente entre la implementación real (el diseño completo) y el módulo simulado de mapa posterior (la simulación de mi diseño). La simulación RTL y la simulación de mapa posterior tienen el mismo comportamiento. Sé que podría ser una falla de tiempo, pero no recibo ningún error de la herramienta P & R y todas las redes siguen el reloj.
Ahora estoy bastante seguro de lo correcto de mi diseño, pero no estoy seguro acerca de la compatibilidad con Wishbone del módulo de otros en el diseño. ¿Podría la simulación de mapa de correos ser una prueba de la rectitud de mi código vhdl?