Espero que alguien pueda explicar qué está haciendo exactamente downto para un
y downto x
where y > x > 0
Desde mi lectura, se supone que x es el LSB
Ejemplo :
constant FOO : std_logic_vector( 5 downto 0) := x"F";...
Tengo 4 botones. Quería asegurarme de que solo uno de ellos esté presionado, de lo contrario, haga algo ...
Escribí este código:
process(clock,ButtonOne,ButtonTwo,ButtonThree,ButtonFour )
variable temp : integer range 0 to 16;
variable temp_ve...
Tenemos que implementar las siguientes ecuaciones de LMS en vhdl en un bucle.
y = x1w1 + x2w2;
w1 = u * x1 * e + w1;
w2 = u * x2 * e + w2;
e = y-x;
Sin embargo, u es un número de punto flotante y debe hacer que el código sea sintetizable. Por lo...
Estoy intentando diseñar el siguiente circuito:
El circuito debe tener un retraso constante para cualquier tamaño de entrada. Sin embargo, cuando cambio el tamaño de entrada de 10 bits a 12 bits, el circuito se vuelve más lento.
El código pued...
Tengo un bloque dentro de top_block y su salida está conectada al puerto de salida de top_block. Ambos tienen un tipo de datos de std_ulogic_vector (15 downto 0).
En la simulación RTL, el puerto de salida de top_block obtiene los valores correct...
He diseñado un sumador y el banco de pruebas relacionado.
He ejecutado la simulación RTL, y funciona como esperaba, sin embargo, no puedo ejecutar la simulación a nivel de puerta.
adder.vhd
library ieee;
use ieee.std_logic_1164.all;
entity...
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-- Entity Declaration
entity bpsk_mod is
Port (
clk : in std_logic; -- Processing clock
valid_in : in std_logic; -- Input...
Estoy intentando inicializar un std_logic_vector pero me da un error, aquí está la línea de código:
signal a_in: std_logic_vector(7 downto 0) := (7 downto 4 => "1111", others=>'0');
error es
String literal found where non-array type...
Estoy tratando de hacer un proyecto simple en VHDL. La especificación es que toma datos de 4 bits como entrada y genera un bit de paridad (usaré este pequeño módulo en UART más adelante). Mi enfoque es que, si sumo cada bit de los datos, obtengo...
Soy nuevo en VHDL. El código de abajo no funciona por alguna razón. El D0 y D1 son interruptores y cuando agregué el D1, dejó de funcionar. clk_Centi está apuntando a un LED.
end if;
end process gen_clk;
clk_Centi <= clk_Centi_i WHEN D...