Mi proyecto en PAhead 14.7 tiene 6 ejecuciones de síntesis diferentes y 6 ejecuciones de implementación. Cada ejecución de ejecución tiene su propia ejecución de síntesis padre. Las diferencias entre las ejecuciones de síntesis son algunos pará...
Estoy buscando un consejo para optimizar el diseño de mi principiante. La lógica debe implementarse en un CPLD que sea capaz de:
reciba datos de 4 registros de desplazamiento de entrada / salida paralelos a través de 4 líneas de entrada seri...
Estoy intentando compilar un diseño en modelsim (que soy nuevo) y sigo recibiendo el siguiente error para uno de los archivos ...
(vcom-1491) Empty source files.
He buscado soluciones por todas partes y no puedo encontrar una respuesta. Has...
¿Es correcto el siguiente banco de pruebas?
Intenté usar un archivo de texto con el contenido
00
01
10
11
para probar una arquitectura de un puerto y.
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic...
Quiero implementar una interfaz ADC para un ADC - ADS 7230 (TI) en VHDL.
No estoy muy familiarizado con los ADC para implementarlo en VHDL. ya tengo
una interfaz ADC para un ADC de 10 bits (MAX 1030) y un ADC de 12 bits (LTC1407).
Desafortunadam...
He implementado el siguiente sumador en línea para el dígito firmado utilizando el código vhdl
y he simulado mi diseño de acuerdo con la tabla de ejemplo que se muestra en la figura adjunta
el problema es que no obtengo el primer resultado, que...
En VHDL, ¿cómo puedo obtener una frecuencia de reloj de 40 MHz si mi reloj interno es de 50 MHz? Sé cómo dividir la frecuencia por números enteros, pero este caso se está dividiendo por 1.25. Estoy usando esto para VGA, así que creo que es imp...
Tengo un FPGA Basys2 de Digilent y estoy implementando la interfaz EPP descrita en enlace . Esto permite que un programa llamado Adepto envíe y reciba bytes desde un diseño FPGA a través del cable USB.
Después de seguir esas instrucciones tu...
Supongamos que tengo un código FIFO escrito en vhdl para FIFO. Quiero eliminar un elemento de la FIFO. Aquí, el FIFO actuaría de la misma manera que una lista enlazada donde verifico todos y cada uno de los elementos del FIFO y luego lo comparo...
Soy nuevo en modelar sim.
Tengo este vhdl
- Codifique su diseño aquí
library IEEE;
use IEEE.std_logic_1164.all;
entity my_and is
port(x : in std_logic; y : in std_logic; z : out std_logic);
end entity my_and;
architecture rtl of my_and is...