Soy nuevo en modelar sim. Tengo este vhdl
- Codifique su diseño aquí
library IEEE;
use IEEE.std_logic_1164.all;
entity my_and is
port(x : in std_logic; y : in std_logic; z : out std_logic);
end entity my_and;
architecture rtl of my_and is
begin
z <= x and y;
end architecture rtl;
Y este banco de pruebas
library IEEE;
use IEEE.std_logic_1164.all;
entity my_tb is
end entity my_tb;
architecture rtl of my_tb is
component my_and is
port(x : in std_logic; y : in std_logic; z : out std_logic);
end component my_and;
signal clk : std_logic := '0';
signal x : std_logic;
signal y : std_logic;
signal z : std_logic;
constant period : time := 1 ns;
begin
unit : my_and
port map(x => x, y => y, z => z);
clk_process : process
begin
clk <= '1';
wait for period/2;
clk <= '0';
wait for period/2;
end process clk_process;
unit_proc : process(clk)
variable count : integer := 0;
begin
if(clk'event and clk = '1') then
if(count mod 4 = 0) then
x <= '0';
y <= '0';
elsif(count mod 4 = 1) then
x <= '1';
y <= '0';
elsif(count mod 4 = 2) then
x <= '0';
y <= '1';
else
x <= '1';
y <= '1';
end if;
end if;
count := count + 1;
end process unit_proc;
end architecture rtl;
He escrito el banco de pruebas por mi cuenta, no he usado la herramienta. Sin embargo, cuando hago "Simulación - > Ejecutar simulación" la consola me dice
Error al cargar el diseño
He establecido el banco de pruebas como entidad principal. ¿Hay algo que pueda verificar para ejecutar la simulación?
En cuanto a lo que escupe la consola, esto es lo que obtengo:
Compile of my_and.vhd was successful.
# Compile of my_and_tb.vhd was successful.
# 2 compiles, 0 failed with no errors.
vsim -gui work.my_and(rtl)
# vsim
# Start time: 11:30:05 on Jul 28,2016
# Error loading design