En VHDL, ¿cómo puedo obtener una frecuencia de reloj de 40 MHz si mi reloj interno es de 50 MHz? Sé cómo dividir la frecuencia por números enteros, pero este caso se está dividiendo por 1.25. Estoy usando esto para VGA, así que creo que es importante que sea preciso. gracias!
Depende de las capacidades de su FPGA específico, pero para las partes de Xilinx al menos, puede usar un MMCM o PLL para multiplicar el reloj, luego dividirlo nuevamente hacia abajo. Por ejemplo, puede multiplicar por 20 y luego dividir por 25. Xilinx coregen puede generar parámetros para un MMCM o PLL que coincidan con las capacidades de ancho de banda del VCO si le da la velocidad de entrada del reloj y la velocidad de salida deseada. Si está utilizando una marca Altera (u otra) de FPGA, tendrán algún tipo de unidad de manipulación de reloj similar, pero no sé cómo se llaman.