Hice este código y me pregunto qué debo hacer para poner una habilitación sin un reloj.
¿Tengo que poner cada línea por una si? Gracias por adelantado.
¿Me gusta esto?
if(enable = '1') then
if(binInput = "0001") then...
Dado el siguiente código
library ieee;
use ieee.numeric_std.all;
use ieee.std_logic_1164.all;
library unisim;
use unisim.vcomponents.all;
entity sw_ctrl_top is
generic (
switch_window_g : positive := 50;
trig_heralding_dela...
Estoy tratando de crear una prueba de concepto simple con respecto a la configuración de nuestro banco de pruebas (vinculando las entidades correctas a los componentes / módulos).
La estructura es la siguiente:
top (entidad VHDL)
--sub_...
Recientemente comencé a aprender VHDL y he intentado hacer un transmisor UART simple. Aquí está el código que he encontrado hasta ahora.
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity uart_tx is
generic (clk_...
Me gustaría acceder al estado del paquete de proceso en mi banco de pruebas para incrementar un contador solo en ese estado.
máquina de estados en el nivel superior
type tOutputFSMStateType is (idle, state1, state2, processPacket, state3,...
Estoy intentando leer desde la ROM y mostrar los datos en el monitor VGA.
He verificado que la ROM es funcional y funciona bien. Pero lo que obtengo en la pantalla es un patrón repetido de RGB. No son esos datos que están en la ROM.
Aquí es...
Soy bastante novato en VHDL, pero decidí practicar hoy mis habilidades en el diseño de un sumador completo. Pensé en una tarea simple, excepto que de alguna manera no puedo simular mi código correctamente, aunque cuando lo compilo no obtengo un...
He hecho un banco de pruebas simple para ROM. Me gustaría escribir un banco de pruebas para una pantalla VGA. Soy un poco principiante, así que no sé cómo escribirlo. Sé que necesito generar un reloj, pero ¿cómo generaría los contadores, etc.?
¡...
¿Es posible utilizar entradas / salidas definidas por el usuario y escritas de las entidades VHDL?
ENTITY test IS
PORT(
input : IN std_logic_vector (0 TO 63);
test_input: out MY_TYPE;
);
END test ;
¿Hay alguna forma en VHDL para definir un rango como un rango previamente definido más algún desplazamiento? A continuación se muestra un ejemplo de lo que me gustaría hacer, pero no puedo encontrar la manera correcta de hacerlo. En este ejemplo...