VHDL: usando el tipo en los puertos

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VHDL: usando el tipo en los puertos

#1 de Morten Zilmer (0 votos)

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¿Es posible utilizar entradas / salidas definidas por el usuario y escritas de las entidades VHDL?

ENTITY test IS
   PORT( 
      input         : IN     std_logic_vector (0 TO 63);
      test_input:   out MY_TYPE;
   );


END test ;

vhdl

pregunta VSB

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Trafo medidor conectado en estrella de 3 fases con conexión a tierra de esquina, ¿por qué? ¿Cómo armo esto usando el siguiente circuito?

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Sí, declare el tipo en un paquete y use el paquete antes que la entidad, y también en los módulos que crean instancias del módulo, de modo que esté disponible el mismo tipo definido por el usuario.

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