potencia de los fallos en comparación con la potencia consumida en el pinelining

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primero déjame definir fallos como lo entiendo y me corrijo si me equivoco. Los fallos son la propagación de una señal inestable a través del sistema que ocurre cuando uno de los operandos llega al bloque computacional (sumador, por ejemplo) antes del otro operand.

ok, entonces usamos una arquitectura de líneas de tuberías (colocando registros síncronos o pestillos entre cada bloque combinatorio entre un sumador y un multiplicador) para evitar fallos y propagar solo resultados estables. La otra ventaja de la arquitectura de líneas de tuberías es reducir el camino crítico.

Bueno, estoy trabajando en un proyecto de baja frecuencia de 30 kHz, por lo que el retraso no es un problema y el período de un reloj es mucho más que suficiente para realizar las cuatro operaciones.

el problema de que los cierres o el registro consumen área y energía.

Me gustaría saber si es una buena opción para eliminar los registros entre cada bloque. y si voy a perder el consumo de energía, puedo ahorrar desde el registro en fallas

    
pregunta me too

1 respuesta

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Es un diseño muy inusual de baja velocidad, y sospecho que tendrá que abordar estas preocupaciones simulando diferentes implementaciones y midiendo la potencia utilizada por la simulación.

Pensé que la baja frecuencia del reloj también significa que la cantidad máxima de fallos posibles por segundo es muy pequeña, por lo que su consumo de energía estará dominado por las fugas y, por lo tanto, debería usar la implementación no canalizada.

Este documento describe una técnica para la minimización de fallos por retraso de coincidencia. Eso podría aplicarse igualmente a la implementación de CMOS.

Podría ser viable aplicar un conjunto de vectores de prueba al circuito (¡después del diseño!), instrumentarlo con detectores de fallas y arreglar a mano las áreas más importantes.

    
respondido por el pjc50

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