Estoy tratando de conectar un puerto de salida de un bloque al puerto de salida de un bloque de jerarquía superior, pero está causando un error de elaboración en Cadence Incisive. El puerto de salida del bloque es std_ulogic_vector , mientras que el puerto de salida del bloque más alto es std_logic_vector . El siguiente código es lo que hice en mi código:
En el mapa del puerto:
To_StdLogicVector(nvm_apb_prdata_o) => nvm_apb_prdata_o
El informe de error exacto es este:
La herramienta ha encontrado una condición inesperada y debe salir. Póngase en contacto con el servicio de atención al cliente de Cadence Design Systems al respecto. problema y proporcionar suficiente información para ayudarnos a reproducirlo, incluido el archivo de registro que contiene este mensaje de error.
HERRAMIENTA: ncelab (64) 14.10-s032 NOMBRE DEL HOST: 1002209 SISTEMA OPERATIVO: Linux 2.6.32-431.el6.x86_64 # 1 SMP, viernes, 22 de noviembre, 03:15:09 UTC, 2013 x86_64 MENSAJE: sv_seghandler - trapno -1 addr ((nil))
csi-ncelab - CSI: Investigación de soporte de cadencia, enviando detalles a /PROJECTS/blocks/nvm_256k_amba2_hs/ncsim/work/ncelab_28352.err csi-ncelab - CSI: investigación completa, envíe /PROJECTS/blocks/nvm_256k_amba2_hs/ncsim/work/ncelab_28352.err al Soporte de Cadencia irun: * E, ELBERR: Error durante la elaboración (estado 255), salida. TIEMPO DE EJECUCIÓN La duración es 0 (h): 0 (m): 22 (s)
Por favor, ayuda con lo que está pasando y cómo solucionarlo.
Gracias.
Saludos, Reuben