Anidar entidades en VHDL (Altera Quartus)

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Quiero hacer una pregunta. Estoy tratando de simular una CPU. Hice mi esquema y básicamente hay dos partes lógicas de la CPU.

La primera parte se compone de un búfer FIFO, memoria caché para instrucciones y un registro de PC.

Creé arquitectura y entidades para cada uno de los 3 elementos nombrados.

¿Puedo crear una entidad que contenga todas estas 3 entidades y sus arquitecturas? Tengo dudas sobre cómo hacer eso y agradecería cualquier ayuda que me puedan brindar;)

EDITAR: Encontré este tutorial enlace

Es bastante útil, pero me interesa, si tengo entidades ab, ac, ad y una de las entidades principales en las que quiero instalar esas entidades.

Si quiero asignar los puertos de la entidad ab a los puertos de la entidad de anuncios, ¿cómo debería ser el código?

HA1 : entity work.ad port map(
    out2 => InstCacheIn1,
    out2 => InstCacheIn2,
    sum => s1,
    carry => c1
);

¿Cómo decir explícitamente que out1, out2 son puertos de entidad ab, y quiero asignarlos a los puertos InstCacheIn1 y InstCacheIn2 del anuncio de entidad?

    
pregunta idjuradj

1 respuesta

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Sí, por supuesto que puedes. Llámelo top.vhd y cree una instancia de las 3 entidades en él. Luego use top.vhd con su banco de pruebas para la simulación.

    
respondido por el crgrace

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