Quiero implementar una interfaz de memoria en VHDL entre un FPGA y un procesador. La dirección / bus de datos es un bus multiplexado de 16 bits con un ALE, protección contra escritura y BusWait. De acuerdo con el NVIDIA Manual de referencia técnica de Tegra 3 (pág. 2099-2111) , la parte inferior los bits de direcciones se multiplexan con el bus de datos.
Tengo experiencia en el uso de búferes de tres estados solo con buses de datos. ¿Cómo también controlo el flujo de la dirección utilizando un búfer de tres estados? ¿O hay alguna otra manera de implementar esta interfaz? Sería fantástico si alguien pudiera compartir un módulo VHDL de referencia para lo anterior.
Gracias!