Preguntas con etiqueta 'vhdl'

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¿Existe un generador RTL independiente para el código VHDL?

Estoy buscando algún programa independiente que genere un diagrama (esquema) RTL a partir del código vhdl. No quiero un ejemplo de formulario IDE complejo de Xilinx o algo así. Simplemente un programa simple que incluso puedo ejecutar desde la l...
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Implementación de multiplicación en Xilinx VHDL

He estado intentando desarrollar un pequeño motor de multiplicación utilizando algunos registros de desplazamiento en XilinX y algunos bloques funcionales hechos a medida. Los números a multiplicar son Z y T. El propósito del motor es más de...
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Propagar bits de datos con el registro de 8 BIT en ISE SR8RLED

Tuve algunos problemas al propagar la entrada del registro de 8 BIT a la salida utilizando el registro de 8 BIT SR8RLED en Xilinx ISE. El registro tiene los siguientes parámetros: SLI - Shift Left Input D[N] - Input bus L - Load e...
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Cómo asegurarse de que una operación cronometrada ocurra solo una vez en Vhdl

el título puede ser un poco confuso, pero lo que trato de hacer es tomar los datos del ram / modificarlos y volver a colocar esos datos en el ram. Quiero que todo esto suceda solo durante el tiempo de operación (Brillo / Contraste) cuando habili...
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Cuando se sintetiza un código VHDL con un reloj de borde ascendente, ¿qué sucede en el borde descendente?

Soy un novato en VHDL y realmente agradecería que alguien me ayudara a resolver esta pregunta que ha estado molestando en los últimos días. No tengo un código para esto. Suponiendo, si hay un diseño de código, como el de abajo, que hace algo cua...
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Error de controlador múltiple en VHDL

Hola, estoy escribiendo un código para el procesamiento de imágenes que incluye una memoria RAM a / desde la cual se escribirán y leerán los datos. Sin embargo, estoy recibiendo 15 errores como el que se muestra a continuación. [DRC MDRV-1] Mu...
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¿Qué es la latencia de lectura en el resumen de RAM en VHDL?

Hola, estoy usando un solo ram de puerto que se construye usando un generador de memoria de bloque en Vivado. Cuando estoy leyendo su verano, algo me llamó la atención. En resumen, dice puerto total una latencia de lectura: 2 ciclo (s) de reloj....
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Altera DE2-115 - Falta de recursos de memoria en el chip para almacenar muestras de audio (?)

Actualmente, he almacenado con éxito algunas muestras de audio de 16 bits, 48kHz usando bloques M9K. Todo es perfectamente funcional, incluida su reproducción. Mi único problema es que, a mi entender (podría ser incorrecto) no tengo más espacio...
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Cómo evitar escribir y leer desde un arreglo 2D al mismo tiempo vhdl

Hola, para algo en lo que trabajo, debo usar una matriz 2D, pero me parece peligroso escribir y leer desde una determinada ubicación de memoria en la matriz al mismo tiempo. ¿Cómo puedo controlar esta situación? Cuando tanto la lectura como la e...
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filtrado de paso bajo en vhdl [cerrado]

Estoy escribiendo un código en vhdl para el procesamiento de imágenes y aprendí que para desenfocar una imagen, esa imagen debe filtrarse por un paso bajo. Sé acerca de los filtros de paso bajo, pero no sé cómo aplicar esta idea a la imagen que...