Preguntas con etiqueta 'vhdl'

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VHDL - Convierta de binario / entero a BCD y visualícelo en la pantalla de 7 segmentos

Como parte de mi proyecto para el curso de Diseño de sistemas digitales, tengo que usar un componente para mostrar en la pantalla de 7 segmentos un rango INTEGER de 0 a 9999 (o un std_logic_vector (13 downto 0)). Utilicé el algoritmo de dabble d...
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Error de memoria ROM de ISE de Xilinx

Para mi proyecto, he definido una ROM de un solo puerto, utilizando el generador de memoria de bloques de las herramientas ISE. Aparece como parte de mi proyecto, pero tengo un mensaje de error implementando mi módulo superior. lo que dice: ER...
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mapa genérico y genérico | retraso total de tiempo para cada archivo

En adder.vhd H1: half_Adder generic map ( gate_delay => 6 ns ); port map ( a => ln1, b => ln2, ... ); half_adder.vhd Ex1 : xor generic map ( gate_delay => gate_delay ); A1 : and generic map ( gate_delay => ga...
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sobre Synplify VHDL (código importado de Xilinx ISE)

Buen día, Necesito ayuda Empieza a trabajar con Synopsys Synplify. Importe mi proyecto Xilinx ISE (funciona completamente). Intente ejecutar y recibir: "No hay sobrecarga coincidente para to_integer" para esta línea rgb(7 downto 0) <=...
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Cómo conectar en cascada los divisores de frecuencia

Estoy implementando algunos módulos usando VHDL y para algunos de ellos necesito la señal de reloj global del FPGA, y para algunos otros debo actualizar a dos frecuencias diferentes. Una solución común a esto es usar divisores de frecuencia basa...
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Paquetes genéricos de VHDL-2008 para simulación posterior al ajuste en QuestaSim

Creé un banco de pruebas para un diseño VHDL que incluye modelos de circuitos integrados para verificar los requisitos de temporización de la interfaz. Dentro de cada modelo, instalo un paquete genérico ( genpkg ) para imprimir los errores detec...
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¿Es posible inferir un multiplicador de pt flotante en la codificación hdl sin crear una instancia de la IP?

Mis detalles de arquitectura Implementación de FPGA Formato pt flotante (IEEE 754) Al menos 17 a 18 operaciones aritméticas (sumadores y multiplicadores) involucradas. Actualmente, crea una instancia de las IP de punto flotante...
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Xilinx Vivado: ¿Cómo se manejan las entradas / salidas que no están en el archivo de restricciones?

Supongamos que tengo el siguiente archivo de restricciones que especifica solo una entrada: set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { Switch }]; Y el siguiente archivo superior que también enumera input A...
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¿Cómo generar una señal con fallos en VHDL?

Estoy trabajando en una tarea en la que tengo que informar el número de fallos en una señal. Para el propósito de la prueba, me preguntaba ¿cómo puedo generar una señal con fallas en VHDL?     
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¿Necesita ayuda para desarrollar dos temporizadores que reciban entradas desde el teclado y el temporizador puede cambiar sobre la marcha en mi proyecto Controlador de semáforo en VHDL

Aquí Pmodout es la salida que proviene del decodificador de teclado. Estoy tratando de entender cómo aplicar dos entradas desde el teclado para diferentes temporizadores TS y TL mientras ejecuto mi proyecto de controlador de semáforo. Tcmd es la...