Estoy trabajando en una tarea en la que tengo que informar el número de fallos en una señal.
Para el propósito de la prueba, me preguntaba ¿cómo puedo generar una señal con fallas en VHDL?
Estoy trabajando en una tarea en la que tengo que informar el número de fallos en una señal.
Para el propósito de la prueba, me preguntaba ¿cómo puedo generar una señal con fallas en VHDL?
Para generar señales de estimulación en el banco de pruebas, generalmente el código se basa en el uso de "after" u otras palabras clave no sintetizables.
Por cierto, puedes usar los circuitos peligrosos para generar fallas en el mundo real.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity glitch is
Port ( CLK : in STD_LOGIC;
HazardOut : out STD_LOGIC;
);
end glitch;
-- simulate it with component delays. functional simulation
-- will not show the glitches
architecture Behavioral of glitch is
signal dly : STD_LOGIC;
signal CLKdly : STD_LOGIC;
begin
dly <= not CLK;
clkdly <= not dly;
Hazardout <= CLK xor clkdly;
end Behavioral;
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