Mi diseño VHDL contiene un FIFO generado por Coregen de Vivado 15.3. Intento depurar el diseño con una simulación de ZeroDelay. Pero el núcleo no es Zerodelay y hace cambios cortos (mucho más corto que un ciclo de reloj: segunda señal en Imagen...
Estoy intentando crear un caché simple para usar en la simulación con el diseño de mi procesador.
Quiero rellenar el caché con instrucciones que están almacenadas en un archivo, .bin o .txt.
El archivo no tiene más de 1023 líneas, y cada l...
No puedo abrir Xilinx Platform Studio (XPS) desde PlanAhead. Me muestra los siguientes mensajes de error:
No he abierto varias sesiones de él. También he eliminado la protección de escritura para esa carpeta. ¡Pero todavía recibo este err...
Tengo un diseño de FPGA (no escribí una sola línea de código de fuentes) y tengo que agregar un módulo (en el diseño hay un bus de Wishbone donde es posible vincular otras interfaces de wishbone). Los módulos vinculados al bus son UART y "UARTS...
Tengo una pregunta muy básica aquí. Cuando aprendí los procesos, se dijo que las declaraciones se producen de forma secuencial. Esto es lo que creía. En el archivo de imagen del proceso NCO, hay pruebas de ello. fword se asigna con un valor...
Esta es mi simulación
Estoyasignandodiferentesvaloresabtnenmibancodepruebasbtn<="1000000";
sw <= "00000001";
wait for 50*CLK_PERIOD/2;
btn <= "0101000";
sw <= "00000000";
wait for 50*CLK_PERIOD/2;
Y estoy intentando verificar e...
En Verilog si usamos
siempre @ (reloj)
podemos activar un módulo en ambos lados ascendente y descendente. ¿Hay algún método para hacer lo mismo en VHDL.
Estoy usando una placa de desarrollo FPGA que no tiene ni resistencia de levantamiento ni de extracción en el lado de entrada.
El código VHDL que estoy desarrollando tiene que detectar la lógica cero o la lógica uno y realizar las tareas resp...
Sigo este tutorial: Lattice Diamond Jerarchical Design Bench Tutorial
Sin embargo estoy usando Lattice Diamond ver. 3.4.1, y algunos detalles son diferentes.
El problema al que me enfrento es con las funciones "Generar símbolo esquemático"...