Estamos intentando generar una señal de onda sinusoidal ruidosa, que se cambiará de fase tres veces para generar las señales s1, s2, s3 y s4. Para ello, hemos creado una matriz sine2 que retendrá la señal de onda sinusoidal ruidosa, y la cambiar...
Modulación FSK en VHDL
Hola,
Tengo un bloque VHDL que realiza la modulación FSK. Se parece a esto
El funcionamiento del bloque VHDL es así. Fsk_data selecciona Fsk_u o Fsk_l dependiendo de su valor de bit (ya sea 0...
Soy un principiante en la programación de FPGA, y he encontrado este problema recientemente:
En un proceso síncrono, ¿cuál es la explicación lógica de que una señal no pueda leerse justo después de su asignación? (Tengo una idea de la respues...
Estoy buscando crear un bloque esquemático a partir de un archivo vhdl en el software Altera'a Quartus.
He estado usando File- > Create / Update- > Create Symbol Files para el archivo actual
El archivo se compila correctamente y reci...
Estoy tratando de encontrar el Fmax de mi diseño VHDL en Quartus II. Sé que necesita tener una ruta de registro a registro para encontrar el Fmax. Sin embargo, cuando registro la entrada, se agrega otro ciclo. Quiero que el código sea de 1 ciclo...
Estoy tratando de escribir un bucle para dos valores binarios que se repiten periódicamente en un período de tiempo específico que se ejecute indefinidamente o hasta que se cumpla una determinada condición.
Esto es lo que he escrito (a contin...
Estoy buscando la forma óptima de hacer esto en VHDL:
"000" -> -------1
"001" -> ------1-
"010" -> -----1--
"011" -> ----1---
"100" -> ---1----
"101" -> --1-----
"110" -> -1------
"111" -> 1-------
¿Hay una mejor man...
Estamos escribiendo un código vhdl en el que estamos generando dos ondas sinusoidales, donde tenemos que dar un cambio de fase particular (por ejemplo, 170 grados) a cada una de las ondas después de cierto tiempo y este proceso ocurrirá repetiti...
Estoy usando una declaración de caso en VHDL donde la expresión es una dirección de bus de 12 bits y la salida es un bus de datos de 32 bits.
Aquí está mi código:
process (iAPB_BUS_IN.pclk)
begin
if rising_edge(iAPB_BUS_IN.pclk) then...