architecture RTL of design is
signal input : integer range 0 to 16777216 := 0 ;
....
begin
-- VHDL entity instantiations
-- named association, instead of positional
input_stage: ENTITY work.input_stage
port map...
He leído algunos artículos sobre el tema y he buscado algún algoritmo MATLAB. Hay uno llamado 'fspecial' en MATLAB. Y podría devolver un filtro de movimiento, cuando el movimiento se da en número de píxeles y ángulos. He leído los principios de...
¿Cuáles son los requisitos mínimos para comenzar con el análisis de tiempo estático? Sé el uso de FPGAs y VHDL. ¿Será eso suficiente? ¿Hay herramientas gratuitas para STA pls.?
Estoy intentando implementar esta fórmula:
$$
salida = \ sum_ {i = 0} ^ {N-1} (entrada [i] ~~ \ text {xor} ~~ entrada [N - i - 1]) ~~ \ times ~~ 2 ^ i
$$
La entrada tiene \ $ N \ $ bits y la salida tiene \ $ S = N / 2 \ $ bits.
Esto es...
Estoy tratando de medir la duración de una señal no periódica (mensaje) en FPGA, como se muestra a continuación:
Quiero medir la duración de la señal medida contando el número del período de referencia del reloj. Establecí el primer flanco...
El archivo wlf contiene los datos del volcado de onda. Por alguna razón recibo este mensaje en mi computadora:
# File in use by: leader Hostname: DESKTOP-LEADER7 ProcessID: 14602
#
# Attempting to use alternate WLF file...
Quiero analizar una señal sinusoidal de salida de mi código VHDL en Modelsim. He creado un proyecto y simulado el código. Sin embargo, la salida en la ventana "Wave" está en forma binaria representada como una salida de 32 bits. Intenté cambiar...
Estoy buscando una forma eficiente (en términos de huella) para recopilar datos periódicamente de una multitud de elementos de procesamiento (PE) dentro de un diseño basado en Spartan6.
Actualmente tengo 16 PE, pero cuando el diseño se amplía...
X: std_logic_vector(3 down to 0);
c : Std_logic;
d : bit;
s : std_logic_vector(1 down to 0);
En arquitectura
x <= c&d&s;
así que esta asignación de señal en Arquitectura es correcta o incorrecta
¿IS bit y std_logic tienen la...
En mi proyecto, que compila bien en ModelSim, cuando intento simular mi código me da:
Aquí está mi código para el multiplicador:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.MATH_REAL.ALL;
ENTITY mult IS
PORT(
a, b: I...