Tengo el siguiente fragmento de código VHDL que se está comportando mal y no sé por qué:
process (clock)
variable counter : std_logic_vector (15 downto 0) := x"0000";
variable op : std_logic_vector (7 downto 0);
begin
if (clock = '1') then...
Estoy tratando de convertir un número que obtengo de un teclado al estándar IEEE-753 usando VHDL o una implementación lógica, no quiero una respuesta completa, solo una guía sobre cómo debería fomentar esto.
Leí un teclado y almacené en la me...
Necesito consejos aquí.
Uno de mis proyectos de pasatiempo a medio plazo es crear un emulador de conjunto de instrucciones de ISA populares (por ejemplo, ARM7) en un dispositivo FPGA. Mucha gente ha hecho esto antes.
Mis requisitos son esp...
Tengo una aplicación de procesamiento de imágenes, el primer paso es realizar una operación de umbralización (binarización). No sé realmente si es mejor usarlo para un bucle (matriz bidimensional) o usar una memoria. Si uso la memoria, ¿cómo pue...
En un determinado banco de pruebas de simulación que usa questasim, estoy tratando de leer los archivos con números enteros que parecen,
0000
0001
0005
3864
2290
1234
.
.
.
0002
0004
0006
4532
3457
.
.
.
Mi objetivo aquí es leer el archivo...
Estoy tratando de usar una IP generada con el Catálogo de IP en Radiant, que solo estaba disponible como Verilog, de mi entidad de nivel superior VHDL. Lo uso así:
ebr_inst : ebr port map(....
La entidad Verilog comienza así:
module ebr (...
Estoy trabajando en un proyecto para la escuela que incluirá una entrada de un botón pulsador o dispositivo relacionado. Tenemos solo unos pocos tableros Spartan disponibles, pero tenemos acceso a Xlinx Vivado para simular un FPGA en su lugar. E...
Al simular, obtengo un error de tiempo de ejecución, así que estoy tratando de ejecutar un análisis RTL en Vivado para ver si se puede crear al menos el esquema del componente. El código es el siguiente
library IEEE;
use IEEE.std_logic_1164.al...
Soy nuevo en VHDL y estoy implementando un banco de pruebas. Estoy intentando escribir código para un simple MUX 2: 1 en el que la salida del MUX ingresa en un registro de CARGA alto y síncrono activo. Las entradas y salidas son de 8 bits. Cuand...
Estoy desarrollando un generador de patrones en VHDL para probar los circuitos integrados. El problema es que necesito hacerlo lo más universal posible y debo tener en cuenta algunos factores, como la velocidad de salida, el binario o el triple...