Si una persona está creando un sistema utilizando números de punto fijo, se implica un punto decimal. En este caso, si uno va a utilizar la ventana de onda para ver el resultado, será beneficioso ver el valor real del número de punto fijo en la...
Estoy utilizando el siguiente tutorial enlace
Para generar una señal VGA. Soy principiante en FPGA y VHDL. Me gustaría crear un framebuffer para procesarlo y luego leerlo. También me gustaría una función para establecer píxeles en la posición...
Estoy ajustando un código vhdl y obtengo el siguiente error:
Error (10327): Error VHDL en myfile.vhd (87): no se puede determinar
definición de operador "" & "" - se encontraron 0 definiciones posibles
El código abreviado es:
p...
Estoy escribiendo un código para mi FPGA que envía una señal de 10 us de ancho cada 2 ms. El código está funcionando bien, y ahora estoy tratando de implementar un nuevo código que me permita cambiar el ancho del pulso y la demora usando 4 boton...
Recientemente, he codificado un filtro en VHDL para sintetizarlo para un FPGA y lo hice usando el método convencional en el que primero diseñas la máquina de estados finitos (FSM) y luego la implementas en tu código. Pero me di cuenta de que cua...
FPGA podría conectarse a muchos dispositivos como dispositivos de memoria (SRAM, SDRAM, DDR RAM), convertidores de datos y varios otros circuitos integrados complejos. ¿Es una práctica normal modelarlos en un banco de pruebas para que la verific...
Soy nuevo en FPGA y VHDL. Estoy usando Xilinx Spartan 3A.
He escrito una ROM personalizada con el archivo de inicialización .hex. Me gustaría verificar que la rom esté inicializada con los valores en el valor .hex. ¿Hay un método para verific...
Mi VHDL-testbench carga un archivo de texto. Quiero poder establecer el nombre de archivo desde el exterior. Como uso ModelSim (edición inicial de Altera) para simular mi diseño, debería ser posible establecer la cadena que contiene el nombre de...
Escribí en un procedimiento el comportamiento de una transacción SPI simple que uso en mis bancos de prueba para facilitar la escritura y la lectura.
¿Hay alguna forma de hacer que este procedimiento sea lo más genérico posible sin mencionar el...
Estoy aprendiendo VHDL y escribí el código para Full Adder como:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity FA1 is
port (
A: in std_logic;
B: in std_logic;
Cin: in std_logic;
Cout: out std_logic;
Sum: out std_logic
);
end FA1;
archi...