Tengo un sistema basado en el dispositivo MAX10 de Altera que realiza las siguientes tareas:
recibe los datos y los almacena en una memoria flash en chip solo una vez.
lee todos los datos del flash en chip, los almacena en un registro 2D y...
Quiero implementar varios filtros IIR en un FPGA, usando VHDL. Los filtros son para audio.
Empiezo implementando un único filtro con la siguiente función de transferencia:
$$ H_1 (z) = \ frac {304 -304z ^ {- 2}} {16384 - 32109z ^ {- 1} + 160...
En VHDL, se evalúan las sentencias IF condicionales cuando cambia cualquier en la lista de sensibilidad del proceso, o solo si las señales están en la lista de sensibilidad y aparecen como una declaración IF argumentos?
Quiero saber si c...
Por mi vida no puedo entender por qué no obtengo una salida de este banco de pruebas y la entidad que he creado. Lo he intentado de varias maneras diferentes con la SALIDA y nunca lo he hecho. Sé que esta es una pregunta de noob, pero soy un noo...
Necesito ayuda para entender un diagrama de flujo de estado.
Se supone que debo diseñarlo en VHDL como un ejercicio para principiantes.
He leído los tutoriales de VHDL en nandland.com y puedo decir que entiendo los conceptos básicos de VHDL....
Uso Vivado para programar mi tarjeta Basys-3 y tengo una pregunta rápida acerca de la síntesis y la implementación. Noté que cuando Vivado conoce las entradas de una entidad, calcula el resultado directamente y este cálculo no se realiza en el n...
Hola, he estado escribiendo un código en VHDL para el procesamiento de algunas imágenes. Sin embargo, debido a algunas razones que todavía no he determinado, la síntesis no se detiene. Sospecho que la eficiencia del código no es tanto como lo ne...
En VHDL, si tenemos un sistema donde la salida cambia dependiendo de una variable que cambia con la entrada. Digamos que la salida tiene 2 modos y una entrada cambia entre ellos. En el mismo ciclo de reloj, podemos verificar si la entrada ha cam...
¿la advertencia afectará el resultado de salida? ¿Por qué sucede esta advertencia?
Este es mi código
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ASM is
port(clk, rst: in std_logic;
I :in std_logic;...
Mi código para el cambio lógico a la derecha es el siguiente:
ENTITY Ror32 IS
PORT(
a_in : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
result : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
);
END Ror32;
ARCHITECTURE ror_inAction OF Ror32 IS begin
result(30 d...