Tengo 2 cheques que son similares, excepto por el rango de generación:
Todo funciona bien, se parece a esto:
check : for bit in (1 to 5) generate
process
some cool stuff;
end process;
end generate check ;
check2 : for bit in...
Como primer paso para aprender VHDL y usar FPGA, quiero implementar un transmisor UART simple que solo transmita una secuencia de bits constante según el protocolo UART con configuración 9600 8N1.
Estoy usando una placa Altera Cyclone II EP2C...
Intenté escribir código VHDL para sincronizar JK FF. Tengo el siguiente error:
error de sintaxis de la línea 18 cerca de la declaración.
¿Podría alguien explicarme qué hay de malo con la declaración if?
También, ¿este código está bi...
Quería saber si puedo programar un microcontrolador (no CPLD / FPGA) con VHDL / Verilog? Si es así, ¿cuáles son los pasos y las herramientas necesarias para el mismo?
Estoy tratando de averiguar cómo usar VHDL, y tengo algunas dificultades para escribir un simple flip flop. Quiero un flip flop T que funcione estrictamente fuera del reloj, cambiando de estado cada vez que recibe un flanco ascendente.
Los er...
Esta pregunta es bastante específica, lo que dificulta su respuesta.
Estoy usando el software Quartus Prime de Altera para hacer un diseño FPGA en VHDL. Quartus exporta a Modelsim para la simulación. Estoy escribiendo módulos VHDL individuale...
Quiero que mi componente reciba datos y los almacene en una matriz, solo si aún no está en la matriz. Debería ser simple ¿verdad?
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity repetition is
port(
data_in:...
Supongamos que tengo dos procesos en VHDL: un proceso se activa en el borde ascendente del reloj y es una máquina de estados que establece una bandera en uno de sus estados. El segundo proceso también se activa en el flanco ascendente del reloj...
¿Es un código VHDL válido y sintetizable?
case IR(10 downto 7) is -- RD
when "0000" => R0 <= RTA;
when "0001" => R1 <= RTA;
when "0010" => R2 <= RTA;
when "0011" => R3 <= RTA;
when "0100" => R4 &l...
El numeric_std.vhdl dice esto:
type UNSIGNED is array (NATURAL range <>) of STD_LOGIC;
type SIGNED is array (NATURAL range <>) of STD_LOGIC;
¿Esto significa que los no firmados y firmados tienen std_logic como sus subtipos?...