Estoy leyendo un diseño VHDL y encontré la sintaxis en la arquitectura que se ve así:
x_out <= x_in(15) & x_in(6) & x_in(19) & x_in(20) & x_in(28) & x_in(11) &
x_in(27) & x_in(16) & x_in(...
Me gustaría crear una máquina de estados como una unidad separada con varias entradas y una salida. La salida será el estado.
Los estados se definen mediante una sintaxis similar a type states is (s1, s2, s3);
Ahora, ¿cómo puedo con...
Tengo un núcleo de memoria VHDL que me obliga a multiplexar entre dos relojes. El reloj de escritura funciona a 200 Mhz y el reloj de lectura funciona a 100 Mhz. Creo que esto se puede hacer usando BUFGMUX (corríjame si hay una mejor mane...
El siguiente fragmento de código muestra una manipulación de variables de dos pasos:
1) Convierta un número entero en un número sin signo
2) Convierta un número sin signo en un std_logic_vector y extraiga un cierto número de bits superiore...
Tengo un pequeño fragmento de código, que se aplica una y otra vez, en diferentes lugares. Los lugares son demasiado irregulares, el código es demasiado pequeño y la entrada y varía demasiado para poder utilizar una entidad.
¿Hay algo de macr...
Hola, estoy tratando de leer datos de un archivo que contiene 62500 líneas de números binarios de 12 bits para instanciar mi matriz 2D (una especie de RAM). Sin embargo, mi problema es que este proceso ocurre en un ciclo de reloj, lo que ejerce...
Estoy tratando de hacer algunos cálculos complejos y segmentados en FPGA que involucran almacenar resultados parciales en el ram del bloque y recuperarlos más tarde. El problema es que la cantidad de resultados parciales que deben almacenarse es...
Acabo de realizar una nueva instalación de iCEcube2, la primera vez que lo estoy usando, y cualquier archivo de diseño que use, tengo este error cuando intento sintetizar:
/opt/iCEcube2.2017.01/synpbase/bin/synplify_pro: 321:
/opt/iCEcube2.20...
¿Existe una forma estándar de cargar una imagen en el banco de pruebas VHDL para que se pueda probar la salida lógica del procesamiento de imágenes? Obviamente, habrá una salida desde el banco de pruebas, también una imagen que debe ser posible...
Con respecto a la concurrencia de las declaraciones VHDL, quiero saber cómo se explica el siguiente código con concurrencia.
entity foo is
port( a: out bit;
b: buffer bit;
c, d, e: in bit);
end;
architecture bar of foo is...