Preguntas con etiqueta 'vhdl'

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Incluir bibliotecas en GHDL

Estoy usando GHDL para simular algunos diseños que estoy haciendo. Ahora, incluí el paquete float_pkg para trabajar con flotadores en Sigasi, pero cuando estoy simulando en GHDL, indica que primary unit "float_pkg" not found in library...
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Cambiar la misma señal en el estado ascendente o descendente de una señal

Soy un poco nuevo en VHDL, y espero que algunos de ustedes puedan ayudarme aquí. Estoy intentando establecer una conexión entre un ADC, un LED y un componente de control. El propósito de esta aplicación es convertir un valor analógico medi...
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VHDL Uso de variables vs señales dentro de un proceso

Estoy implementando el método de doble dabble ( enlace ). Cada ciclo si un dígito BCD (decimal codificado en binario) es > 4 a continuación, agregue 3 a él. Independientemente de la adición, hay un desplazamiento a la izquierda, pero el despl...
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¿Cuál es el significado de la lista de sensibilidad?

Implementé el contador BCD usando JK Flip_Flop. Mientras implementaba, faltaba agregar "restablecer" a la lista de sensibilidad de JK-FlipFlop. Por eso, el resultado de mi simulación apareció así. Mástarderectifiquéelproblemaagregando"restab...
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VHDL: ¿Se usa el alias solo para referirse al subconjunto de std_logic_vector?

He visto un alias declarado para controlar el subconjunto de un gran std_logic_vector. ¿Qué otras aplicaciones tiene?     
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Usando diferentes compiladores en el mismo proyecto vhdl

Actualmente estoy trabajando en un microprocesador mips para una de mi clase usando las herramientas de modelsim. Quiero poder trabajar en el mismo proyecto si estoy en casa en mi PC con Windows o en cualquier lugar con mi Macbook sin tener q...
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No se puede ejecutar la tasa de baude de 460800 en Nexys2

Tengo una placa Nexys2 Spartan 3E y estoy ejecutando el núcleo UART IP de Ken Chapman. Necesito transmitir datos a otro dispositivo a una velocidad de 460800. Logré enviar datos a 115200 y 9600 usando el reloj de 50MHz de mi placa , pero cuando...
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Error de instrucción de bucle VHDL: el bucle debe terminar dentro de 10,000 iteraciones

architecture Behavioral of INST_CACHE is begin init_cache : process (INIT) subtype word is std_logic_vector(0 to 31); type storage_array is array (natural range 0 to 2**32 - 1) of word; --type storage_array is array...
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Pulsación de tecla / liberación de la tecla

Estoy diseñando un teclado en VHDL y para propósitos de protección, deshabilito presionar una o más teclas mientras se presiona una tecla. Por ejemplo, mientras presiono "7", se ignorará una presión de "2", "3", "5", "4", "1", "0", etc. y no se...
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¿Qué CPU usan un caché asociativo sesgado?

¿Qué CPU utilizan una caché asociativa sesgada ? Veo que varias personas dan a entender que, con aproximadamente el mismo hardware, un caché sesgado asociativo a menudo tiene un mejor rendimiento que un caché tradicional asociativo de conjun...