En mi informe de síntesis, veo que varias señales internas del microblaze se han enviado al árbol del reloj.
Clock Information:
------------------
-----------------------------------------+------------------------------------------------------...
Cuando compilo mi código VHDL aparece la siguiente advertencia:
"ADCStateMachine.vhd":337:4:337:7|Latch generated from process for signal StartRowxSN, probably caused by a missing assignment in an if or case stmt"
¿Por qué sucede esto y cóm...
Estoy usando el tutorial de multiprocesador para tener una aplicación MPSOC, pero cuando finalizo todos los pasos y ejecuto la aplicación nios
Tengo este mensaje en la terminal,
Using cable "USB-Blaster [USB-0]", device 1, instance 0x00
Proces...
Necesito leer los datos de una SRAM en un paso (algo como READ_RAM (addr) que devuelve el valor almacenado en la SRAM en la dirección "addr").
¿Es posible crear una función / procedimiento que integre una máquina de estados finitos?
architecture behavioral of test is
signal lfsr_state : std_logic_vector (31 downto 0);
begin
LFSR_32_1 : entity work.setState port map(clk, lfsr_state);
process (clk)
begin
if (rising_edge(clk)) then
if((unsigned(lfsr_state)) <...
Tengo un FPGA Spartan3E 250K. Tengo un bloque de puerto de doble falta de coincidencia implementado. Según mis cálculos, hacer una memoria RAM de 8Kbytes debería ser posible. Sin embargo, ISE cambiará la RAM de mi bloque a una RAM distribuida (s...
Estoy usando Altium Designer Winter 09 para sintetizar un diseño para un FPGA. Esto incluye una entidad definida por VHDL MyShifter que incluye parámetros generic para que pueda ser reutilizable:
library IEEE;
use IEEE.Std_Logic_...
Tengo que crear un generador de forma de onda y utilicé matlab para generar la onda sinusoidal. Ahora mi asistente me dijo que almacenara los puntos de la ola en un archivo ".mem" y que luego inicialice la ROM, supongo que los importó.
Realme...
Tengo un prototipo de un multivibrador monoestable simple como este:
-- Libraries -------------------------------------------------------------------
--! Main library
library ieee;
--! std logic components
use i...
Cuando uno tiene algo como
variable a : unsigned (3 downto 0);
variable b : unsigned (1 downto 0);
y uno quiere asignar los b'length bits más bajos de b a a , ¿es necesario hacerlo?
a )
a(a'left downto...