Estoy tratando de aprender VHDL y encontré un código de ejemplo para un contador que me parece algo extraño.
Entiendo lo que hace, pero no estoy seguro de por qué está escrito como está.
El código es el siguiente:
entity counter is
gene...
Acabo de describir un transmisor y receptor UART en VHDL. En la simulación todo parece estar bien. En FPGA, la interfaz de bucle invertido funciona bien: presiono un botón, el transmisor envía datos, el receptor recibe y muestra en la pantalla d...
Estoy programando con un Lattice ispMACH 4000ZE Pico DevKit y con el software ispLEVER Classic Project Navigator. Quiero usar en mi archivo esquemático el bloque OSCTIMER de la biblioteca Lattice, pero el problema es que DEBO usar todas las entr...
Al final de mi proyecto tengo una falla de restricción de tiempo de la siguiente manera:
clk_in es el reloj del sistema de 100 Mhz en el ML507. No sé por qué no cumple con los criterios, tampoco sé cuáles son los criterios, ¿cómo p...
¿Puede alguien decirme cómo debo escribir una descripción de comportamiento para un pestillo en VHDL? Dado que es sensible al nivel, ¿representará un latch la siguiente línea de código?
if clk='1' then Q<=D;
end if;
Para un proyecto de escuela DSP necesitamos implementar efectos de sonido en un SPARTAN 6 FPGA usando VHDL.
Intentamos mantenerlo simple y comenzar con un simple filtro FIR (100Tab).
Como coeficientes utilizamos los creados por MATLAB FDAT...
Soy bastante nuevo en VHDL y me preguntaba si alguien podría ver el código que construí para un DFF. Todavía no he añadido el reinicio o el preajuste. Sólo la función básica. Además, no tengo el software en casa para probarlo, así que, según la...
Está bien, he estado creando cosas geniales en VHDL pero me he encontrado con un problema peculiar.
Estoy creando una ALU e intentando escribir un banco de pruebas para ella, pero por alguna razón, el tiempo está apagado y mis señales no se a...
Supongamos que tengo un componente, llamado Top_Level, que tiene un montón de registros que utiliza. Hay algunos subcomponentes que realizan alguna lógica combinacional utilizando los registros. También hay un proceso cronometrado, Process_1, qu...
Aquí está mi código y es bastante simple. Debo recorrer las primeras 8 letras del alfabeto en un tablero de Altera Cyclone II.
entity lettercycle is
port(
SW : in std_logic; -- toggle switch
HEX0 : out std_logic_vector(6...