Soy un nuevo FPGA y estoy trabajando con el PDF "IntroToSpartanFPGABook"
Estoy viendo el archivo "restricciones.ucf "y (porque soy perezoso), se me ocurrió que podía crear una carpeta" restricciones.ucf "para mi (Papilio) Megawin, que puedo A...
Me gustaría entender diferentes enfoques para implementar un contador de dominio de reloj cruzado. En todas las siguientes posibilidades tengo:
clk_a : in std_logic;
clk_b : in std_logic;
reset : in std_logic;
-- cross-domain counter
signal f...
Estoy escribiendo un modelo vhdl y tengo un problema con la declaración del puerto.
Digamos que tengo una entidad entityA que crea una instancia de N entityB . Ahora, entityB tiene un puerto, out , con bits de tamaño M,...
Tengo un bloque de memoria que se inicializa con diferentes valores. Por lo tanto, he creado diferentes entidades en las que el hardware real es el mismo: una memoria RAM de doble puerto, pero los archivos utilizados para inicializar la memoria...
Según tengo entendido, un búfer de transposición es donde escribimos datos de una matriz nxn como filas y luego podemos leerlos como columnas de la misma matriz. No parece haber un bloqueo de IP para crear tal entidad. ¿Cómo se puede realizar ta...
Estaba pensando en el rango que debe tener una señal de resultado para acomodar una división de punto fijo sin firmar. Supongamos que tenemos:
SEÑAL a: UFIXED (3 DOWNTO -3);
SEÑAL b: UFIXED (4 DOWNTO -2);
estoy equivocado asumiendo:...
Estoy tratando de hacer un divisor de reloj comandado por 2 bits: DTPS.
Por ejemplo, si DTPS es:
"00" obtenemos el reloj como salida (2 ^ 0)
"01" dividimos el reloj por 2 (2 ^ 1)
"10" dividimos el reloj por 4 (2 ^ 2)
"11" dividimos el...
Hice la misma pregunta en stackoverflow pero no obtuve ninguna buena respuesta. Soy novato en FPGAs y VHDL. Esta vez, estoy tratando de enviar datos desde FPGA a TTL. Estoy usando pines GPIO para TX y GND y los datos se pueden cambiar con el con...
Soy nuevo en VHDL y estoy tratando de diseñar un microprocesador realmente básico
pero estoy enfrentando este error durante la simulación:
* Warning: (vsim-8683) Uninitialized inout port /mu0_memory/memory/ADDR_BUS(11) has no driver.
#
# This...
¿Cómo implementa el siguiente tipo de funcionalidad en VHDL que se puede sintetizar?
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY memory IS
PORT (
data : INOUT STD_LOGIC_VECTOR (23 DOWNTO 0) := (OTHERS => 'Z');
wri...