¿VHDL y aquí estoy hablando de la última norma, permite realizar operaciones lógicas o aritméticas en el mapa de puertos, por ejemplo,
U0: DUT port map (reset => (reset or clear), in1 => (a xor b), in2 => (p+1), out1=> q)
Nota:...
Me enfrento a una situación muy extraña:
Tengo una entidad VHDL y dos arquitecturas asociadas. Cuando pruebo la entidad con una sola arquitectura, la salida es correcta y clara. Pero cuando agrego la segunda arquitectura (creando dos instanci...
Necesito diseñar divisor de frecuencia de 50MHz a 200Hz usando FPGA. Estoy usando Xilinx y el lenguaje que usé es el lenguaje VHDL. Me quedé atascado porque no puedo obtener la salida. Entonces, ¿alguien me puede ayudar? Aquí adjunto mi código....
Estoy intentando implementar la cadena de transporte con Cyclone IV FPGA. Usaré la cadena de acarreo como línea de retardo, de modo que aquí hay una explicación rápida de mi programa: cuando la señal de entrada "cin" pasa a nivel alto, la señal...
Durante algunos días me he estado preguntando por qué un tipo std_logic_vector no puede obtener un tipo sin firma / firmado.
Mi pregunta es: ¿esta restricción solo proviene de la sintaxis VHDL y aunque el compilador la necesita de forma implí...
He estado armando un proyecto para trabajar en Vivado 2015.2 Cuando intento implementar el diseño, obtengo estos errores. El proyecto es bastante grande, por eso no lo he incluido en la publicación. ¿Hay alguna forma de encontrar este error de r...
La pregunta se trasladó a: enlace
Estoy implementando un módulo AXI4-Stream. El módulo utiliza tres bloques DSP (DSP49E1, UG479 - Xilinx). Para ejecutar el módulo a una frecuencia de 150 MHz, el diseño es una tubería que pasa sucesivamente...
He estado intentando sintetizar este modelo de registro. Su simulación en ModelSim está correctamente bien. Sin embargo, cuando la síntesis, siempre produce advertencias:
[sintetizador 8-3331] el registro de diseño1 tiene el primer puerto des...
Quiero leer los valores de entrada de un archivo y almacenarlos en una matriz
He definido un tipo de matriz personalizado en un paquete como:
TYPE qit IS ('0', '1', 'Z', 'X');
...
Type qitArray IS Array(Natural Range <>) OF qit;
y...