¿VHDL y aquí estoy hablando de la última norma, permite realizar operaciones lógicas o aritméticas en el mapa de puertos, por ejemplo,
U0: DUT port map (reset => (reset or clear), in1 => (a xor b), in2 => (p+1), out1=> q)
Nota: in2 es un puerto de tipo entero o sin signo. El resto son puertos lógicos estándar.