Hasta ahora nunca he tenido la necesidad de escribir en un archivo al hacer un banco de pruebas en vhdl. Ver las señales que se están trazando siempre ha sido suficiente hasta ahora.
¿Alguien podría darme un caso o la razón por la que escribi...
Aunque esta es una pregunta muy específica, creo que alguien de este sitio podría dar información interesante.
Estoy usando un SFF SDR de Lyrtech
Estoyintentandogenerarunarchivo.bitutilizandounarchivo.vhdyunarchivo.ucf.Miprogramaesmuysimpleye...
Estoy teniendo un problema con el código VHDL que estoy escribiendo. Quiero transmitir una señal con otras dos señales AND juntas como esta:
mysignal <= "010" and '1';
El resultado que esperaba era un AND a nivel de bits, lo que hace que...
Se me asignó un proyecto para diseñar una memoria caché con algunas funciones avanzadas (usando algoritmos de caché eficientes) e implementarla en VHDL.
Conozco la teoría requerida para llevar a cabo este proyecto y estoy tratando de implemen...
Cuando intento programarlo, específicamente con VHDL, estoy tratando de comprender exactamente qué sucede en un FPGA. Sé que todos los procesos externos de código se ejecutan simultáneamente, pero ¿qué ocurre con los procesos en diferentes archi...
Quiero mover datos de " Bit_vector " a " Std_logic_Vector ". Para eso, quiero convertir Bit_Vector en Std_Logic_Vector. Por favor ayúdame por lo mismo.
A mi entender, tanto la canalización como el almacenamiento en caché hacen uso de la memoria para reducir la cantidad de hardware inactivo.
Estoy considerando un proyecto que tiene múltiples flujos de datos de entrada con una velocidad de rel...
Estoy trabajando con Altera QuartusII versión 13. Quiero escribir un programa que lea datos de un archivo de texto y genere estos datos en serie en cada borde de clk positivo.
He intentado escribir un código, pero no funcionó. El resultado de...
Mi salida tiene que ser alta si mi estado es F o H, he escrito esto:
z <= '1' WHEN y = (F OR H) ELSE '0' ;
Pero esto no funciona. También he intentado escribirlo como:
IF y = F THEN
z <= '1' ;
ELSIF y = H THEN
z <= '1' ;...
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
--use IEEE.STD_LOGIC_UNSIGNED.ALL;
use ieee.std_logic_signed.all;
entity fifo is
port ( clk : in std_logic;
read_data : in std_logic;...