Estoy intentando utilizar las bibliotecas de punto flotante VHDL 2008. Cuando se utiliza la conversión de tipo "to_float", ¿se está convirtiendo a precisión simple o doble precisión?
Además, si hay algún enlace o recurso útil que se refiera a...
Tengo un archivo binario que representa el contenido de la memoria de un dispositivo de memoria. Quiero cargar estos en mi banco de pruebas. Obviamente, el archivo hexadecimal no es un archivo de texto, por lo que no existe ningún concepto de sa...
Tengo un sistema canalizado que genera muestras en serie en el puerto A:
b0 b1 b2 b3 b4 b5 b6 ....
En el puerto B quiero tener esto, al mismo tiempo que el puerto A:
b1 b2 b3 b4 b5 b6 ...
Prácticamente las salidas son estas:
A - &...
¿Existe una directiva de compilación VHDL (o específica de Quartus2) para ignorar ciertas líneas de código para síntesis?
Quiero que salgan ciertas señales para mi simulación, pero Quartus2 arroja errores sobre la cantidad insuficiente de pin...
Estoy tratando de implementar algo tan simple como el controlador para un solo semáforo usando dos contadores (uno para verde / rojo y otro para amarillo), pero parece que no estoy acertando con la sincronización.
Mi primer contador parecía a...
Miré a mi alrededor en SE, pero no pude encontrar nada que funcionara correctamente para mí.
Estoy buscando una forma de convertir un signal_vector de 4 bits en un entero. Sin embargo también hago cálculos sobre señales. Esto significa que ne...
He creado un módulo VHDL que genera un patrón ancho de un bit de "1010101010 ..." continuamente, siempre que se afirme una señal de entrada llamada "inicio". Este es el diseño de circuito elaborado producido por Xilinx Vivado v2014.4 (64 bits, L...
Me pregunto por qué la síntesis de este código no funciona, pero la simulación sí funciona.
SOLO AL INTENTAR LA SINTETIZACIÓN obtengo el siguiente error:
Signal sig_enable no se puede sintetizar, mala descripción síncrona. El estilo de de...
Tengo un código de parpadeo de led para MachXO2 breakout board escrito en VHDL. En realidad soy nuevo en VHDL.
No puedo entender el significado de estas líneas:
--internal oscillator
COMPONENT OSCH
GENERIC(
NOM_F...
El proceso debe reaccionar en los bordes ascendentes y descendentes de MainClk. La única diferencia es que también puede restablecer las variables si se cumplen las condiciones de reloj ascendente. Como manejo todas las posibles condiciones del...