¿Existe una directiva de compilación VHDL (o específica de Quartus2) para ignorar ciertas líneas de código para síntesis?
Quiero que salgan ciertas señales para mi simulación, pero Quartus2 arroja errores sobre la cantidad insuficiente de pines IC, y además sería más correcto no tenerlos en el diseño sintetizado.
Puede usar las translate_on y translate_off directivas del compilador. En general, son específicos del compilador y no forman parte del estándar VHDL, pero existen directivas similares en todos los compiladores principales. Consulte también esta pregunta de SO .
Hay otra opción, que es usar la construcción IF GENERATE VHDL
Por lo que sé, el indicador utilizado para IF GENERATE debe actualizarse manualmente para diferenciar entre los modos. IF GENERATE también se puede utilizar para la administración de versiones en bruto en un solo archivo.
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