¿Qué implica una conversión en VHDL?

1

Durante algunos días me he estado preguntando por qué un tipo std_logic_vector no puede obtener un tipo sin firma / firmado.

Mi pregunta es: ¿esta restricción solo proviene de la sintaxis VHDL y aunque el compilador la necesita de forma implícita o tiene un impacto real después de la síntesis y, de ser así, cómo?

En otros términos, me gustaría saber cuáles son los efectos de esto:

signal my_slv_signal : std_logic_vector(7 downto 0);
signal my_unsigned_signal : unsigned(7 downto 0);

my_slv_signal <= std_logic_vector(my_unsigned_signal);
    
pregunta A. Kieffer

0 respuestas

Lea otras preguntas en las etiquetas