Estoy tratando de crear un proceso que detecte el primer flanco ascendente de la señal PGOOD y active ENABLE.
Entonces necesito detectar el primer borde descendente de PGOOD y desactivar ENABLE para siempre.
Esto es lo que intenté pero no func...
Estoy tratando de aprender buenas metodologías de diseño de vhdl. Estaba tratando de encontrar algunos consejos sobre múltiples controladores de señal. Desafortunadamente sin éxito. Mi pregunta es si es una buena idea tener una señal con varias...
Estoy un poco confundido acerca de este concepto de asignación predeterminado.
Normalmente, para evitar un latch, deberíamos dar explícitamente un valor a una señal en cada caso.
Por ejemplo:
-- Assuming a is std_ulogic and b is std_ulogic_vec...
Tengo dos señales entrantes con las que quiero probar la coincidencia. Pero, primero quiero retrasar todas las señales de un canal en el período en el que se envían las señales (2 ms) y comparar la coincidencia de esta manera. Básicamente, quier...
He diseñado un sumador en serie, con una pequeña unidad de control que se supone que sincroniza todos los estados ff. Estoy especialmente interesado en la máquina de estado que hace esas cosas (puede ver un diagrama de bloques aquí . El diseño...
Se recomienda que no se use la retroalimentación en un circuito combinado y la razón es bastante clara porque el retraso de la salida que se alimenta a la entrada causa un mal funcionamiento.
Sin embargo, la celda ACT-1 de ACTEL (vea la Fig....
Actualmente estoy trabajando en un proyecto sobre E / S con FPGA. Estoy usando el cable TTL-232R-3v3 para la comunicación en serie entre mi computadora portátil y DE0-nano. Quiero saber si es posible enviar una señal por cable RX a FPGA e ilumin...
Estoy programando usando VHDL, y tengo un problema al procesar una señal entrante cuando intento verla solo durante un período de tiempo específico.
Digamos que tengo una señal entrante, GPIO.
En un proceso (activado por un reloj de 50 MHz...
Soy nuevo en VHDL y estoy siguiendo un tutorial de YouTube para aprender VHDL. El instructor escribió este código y parece que funciona con él, pero conmigo no funciona.
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity gates is port (
a...
Al revisar algunos documentos sobre la biblioteca ieee.std_logic_arith , parece que la longitud resultante de A+B será de 64 bits cuando tanto A como B sean de 64 bits.
¿Quiero saber si ieee.std_logic_arith t...