Preguntas con etiqueta 'vhdl'

1
respuesta

qué tipo de arquitecturas de sumadores y multiplicadores se utilizan en IEEE.numeric_std.all

Hola a todos, me gustaría saber qué tipo de arquitecturas de sumadores y multiplicadores se utilizan en IEEE.numeric_std.all     
2
respuestas

pautas de la interfaz adc-fpga para vhdl

Quiero interconectar 3 ADS8548 ADC separados con XC3S200AN fpga. El fpga domina las líneas de control de los ADC y también adquiere los datos digitales de los ADC a través de un bus paralelo. Tendré que adquirir datos de los tres Adcs simultá...
2
respuestas

Negar un número en VHDL usando la menor lógica

Quiero hacer algo como esto: variable a, b (both signed) variable error (signed also) if (a is positive) b = error else b = -error Hasta ahora tengo algo como esto: if (a(a'high) = '0') then b <= error; else b <= -...
1
respuesta

One-hot fsm in vhdl

Me gustaría codificar un fsm de un solo calor en vhdl. He hecho muchos en verilog pero mi empleador actual prefiere vhdl. En verilog usaría la "declaración de caso inverso" (caso 1'b1) para comparar cada bit en el vector de estado en paralelo. L...
1
respuesta

restricciones SDC para componente reutilizable

Tengo un simple componente de divisor de reloj basado en registro que puedo ingresar cuando no tengo un PLL de repuesto: library IEEE; use IEEE.std_logic_1164.ALL; use IEEE.numeric_std.ALL; entity div128 is port( inclk0 : in std_...
1
respuesta

¿Por qué aparece 'u' incluso después de inicializar la señal a '0'?

library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity TOP is port ( CLOCK: in std_logic; Rdata_ADC: in std_logic; CLK2_ADC : out std_logic; CS_ADC : out Std_logic;...
1
respuesta

Adición de 2 valores sin signo en VHDL IEEE numeric_std: ¿por qué esta opción?

En VHDL, el paquete IEEE numeric_std no se comporta como uno podría esperar. La adición de dos valores sin signo codificados en 8 bits no se da en 9 bits, sino en 8 bits. ¿Cuáles son las razones de esta elección?     
2
respuestas

Invertir reloj XYNIN ZYNQ / ARTIX7 sin inducir sesgo

Para el diseño HDL que estoy desarrollando actualmente para un SoC de zynq, necesito invertir una señal de reloj debido a un par diferencial intercambiado en el nivel de placa. El uso de "NO" para invertir agrega una LUT en la ruta y, como ta...
1
respuesta

UART de datos de 128 bits

Hice un controlador UART en VHDL (transmisor, receptor y FIFO para cada componente) y me gustaría enviar / recibir 128 bits de datos. ¿Hay algo que me impida implementar un FIFO de 128 bits y enviar / recibir tramas UART de 130 bits? O deberí...
2
respuestas

estrategia de doble buffer de FPGA

Estoy trabajando en un proyecto FPGA donde una CPU host escribe una tabla de consulta de 10,240 x 16 bits en la lógica FPGA. Para implementar esto, he utilizado memoria en chip para almacenar los valores y leerlos cuando esté listo. Un pulso...