Primero, debo decir que todavía soy un principiante y que estoy aprendiendo VHDL, por lo que cualquier consejo es de mucha ayuda.
Lo que estoy tratando de hacer es controlar una imagen en un monitor VGA con un FPGA (Cyclone II), usando un arc...
Estoy diseñando un sumador / multiplicador segmentado y sintetizable de punto flotante de 32 bits como parte de un grupo para una clase en la escuela. Me pusieron a cargo de la re-normalización. Parte de esto es la izquierda o la derecha despl...
Estoy diseñando un registro de desplazamiento universal de 4 bits en VHDL.
También estoy usando el software Xilinx para simular el código VHDL.
Me las arreglé para escribir el código que, al revisarlo un par de veces, parece que no tiene e...
Estoy intentando crear una IP usando Vivado HLS. Tengo muchos arreglos. He dado directivas para inferir BRAM, con mi matriz bram_arr como
#pragma HLS_RESOURCE variable=bram_arr core=RAM_1P_BRAM
set_directive_interface -mode bram "bram_init"...
Mi FPGA tiene un reloj interno de 66.66 Mhz. Una entrada es una señal de video sincronizada en la misma frecuencia.
Parece que no puedo sincronizar un proceso procesando los datos con el reloj interno, ya que no conozco la fase de la señal y...
Actualmente estoy trabajando en el diseño de un filtro en VHDL para un proyecto basado en un FPGA. El filtro requeriría FFT y he escuchado acerca de la función CORDIC FFT pero nunca lo usé, así que no estoy seguro de lo preciso que será. Entonce...
Tengo una pregunta sobre la transferencia de secuencias AXI. En el esclavo de flujo AXI, quiero capturar los datos que vienen a través del AXI_Slave_TDATA y luego procesarlos (por ejemplo, multiplicar cada byte de datos por 2) y luego transferir...
Tengo un reloj del sistema, me gustaría usar el reloj del sistema para manejar un reloj DAC. Solo deseo enviar el reloj al DAC cuando lo habilite.
"Anding" las señales juntas es lo primero que intenté:
DAC_CLK <= DAC_SHIFTOUT_EN_H and SY...
Actualmente tengo una entidad 'sumador' con dos arquitecturas: (1) RippleCarryAdder (2) CarryLookAheadAdder.
Pongo todas las definiciones en un solo archivo VHDL de la siguiente manera:
entity adder is
generic (N: integer := 16);
Port ( C...
Soy muy nuevo en VHDL y tengo un problema con el tiempo de simulación en Modelsim PE Student Edition 10.4.
Escribí algunos archivos para un modelo RTL como multiplexor, demultiplexador y registro.
Para probar mi código, intenté implementar...