Estoy intentando implementar una interfaz de tacómetro que acepte pulsos digitales como entrada. Simplemente cuento clk arcos ascendentes (50Mhz) entre cada borde ascendente de los pulsos de tacómetro (1Mhz). He encontrado ejemplos en la web que...
¿VHDL especifica cómo se manejan los cálculos intermedios? Por ejemplo, tengo la siguiente constante definida en una de mis entidades.
constant MAX_ADDR : integer := (1024*1024*1024*8)/64;
En el simulador ACTIVE-HDL de Aldec, la constante s...
library ieee;
use ieee.std_logic_1164.all;
entity ALU is
port(
input1: in std_logic_vector(31 downto 0);
input2: in std_logic_vector(31 downto 0);
reset: in std_logic; --Asynchronous Reset
operation: in std_logic_vector(3 downto...
VHDL es de tipo seguro, por lo tanto, ¿cómo es que puedo usar una señal std_logic_vector y el puerto lo asigna a un puerto de entidad que es de tipo firmado?
¿No debería requerir algún tipo de "calificación" o "casting"?
Estoy intentando implementar un multiplicador de cambio a la derecha y se supone que esa es la ruta de datos. ¿Por qué este código genera este error ?:
Declaración secuencial ilegal.
library ieee;
use ieee.std_logic_1164.all;
use ieee.s...
Tengo un diseño con una FPGA, una MCU y otros periféricos externos conectados entre sí a través de un bus de periféricos paralelo.
Todo el sistema está sincronizado desde dos relojes síncronos. Los relojes son un oscilador de 32 Mhz y un relo...
Estoy trabajando en un proyecto vhdl / fpga usando el módulo vga. Estoy tratando de hacer que un objeto caiga con una aceleración (gravedad). Encontré una respuesta a otro problema, y sugiere implementar algo similar a estas ecuaciones:
Po...
Soy extremadamente nuevo en VHDL y estoy tratando de hacer algunos proyectos sencillos para que aprenda lo básico y la sintaxis. Uso Quartus 2 en casa e ISE 10.1 en la computadora de la escuela. Escribí exactamente el mismo código en ambos donde...
Estoy usando nombres externos introducidos en VHDL-2008 para acceder a un montón de señales (digamos 1000) en una jerarquía de diseño con muchos niveles.
<< signal dut.signal_1 : std_logic >>
<< signal dut.signal_2 : std_lo...
Estoy usando GHDL. Después de varias actualizaciones de este hilo, bajo consejo, trato de hacer la configuración más simple de un banco de pruebas con solo una señal de reloj. El código se compila correctamente, pero cuando lo ejecuto (comando:...