Hice una pregunta similar aquí . Pensé que esa respuesta sería aplicable a este código pero tengo el mismo problema. Tengo una ROM que funciona al doble de la velocidad de mi CPU (dejé fuera todos los comandos, excepto 'OUT' para que sea más fá...
Un banco de pruebas para una subentidad en mi sistema actualmente define un proceso auxiliar para generar una forma de onda similar a un reloj al mando del proceso de estímulo principal. Una versión simplificada es:
shared variable gen_period...
Soy nuevo aquí.
Estoy tratando de escribir códigos VHDL para mi FSM que tiene 3 estados: s0, s1, s2
En el reinicio, llega a S0 y luego, si inicio es, uno va a s2 y permanece allí durante 12 ciclos de reloj y luego pasa a s2 y luego en s2 si se h...
Para las aplicaciones que requieren un diseño en FPGA que hará uso de varios archivos de imagen, archivos de sonido u otras formas de archivos, ¿pueden incluirse simplemente en el archivo de configuración de diseño de FPGA? En cualquier caso, si...
Sé que esta podría ser una pregunta muy simple.
Tengo que simular algunos retrasos para varios agregadores en ISE Suite. (Estoy un poco familiarizado con los conceptos de vhdl pero ISE Environment, en absoluto!)
este es el vhdl Code for Carry...
architecture Behavioral of INST_CACHE is
subtype word is std_logic_vector(63 downto 0);
type storage_array is array (0 to 2*16 - 1) of word;
--type storage_array is array (0 to 2**10 - 1) of STD_LOGIC_VECTOR (DATA_WIDTH -...
He estado tratando de diseñar un diseño de hardware simple para controlar otra placa que alimente un conjunto de LED para un sistema de iluminación de tambor de escenario. No puedo, por mi vida, averiguar por qué recibo estas advertencias
En...
Todavía estoy dando mis primeros pasos para aprender VHDL y después de un par de días todavía no pude encontrar una solución para este problema.
Lo que estoy tratando de hacer es implementar un controlador LCD en un CPLD Altera MAX II que rec...
Estoy diseñando un sistema pequeño en VHDL usando el método datapath y contorller. ¿Está bien si diseño registros que no tienen una entrada de reloj (carga de datos en el flanco ascendente de la señal de carga) ya que están siendo controlados po...
Soy nuevo en VHDL y traté de implementar un ejemplo simple de un libro, que
representa un registro de 2 bits y el banco de pruebas.
La compilación de los archivos funciona bien y señala que el registro (reinicio, reloj y datos) se transmite c...