Recuerdo haber visto un sintetizador HDL basado en la web hace un par de años, pero ya no lo encuentro. Creo que fue solo una interfaz que ejecutó las herramientas de síntesis de los proveedores en el servidor.
¿Esto le suena familiar a algui...
He estado diseñando una placa FPGA que se convertirá en un nodo único de muchos en un clúster de computación que estoy construyendo para algunos computadores científicos. La esperanza es hacerlo escalable y permitirme actualizarlo para expandirl...
Tengo un problema que creo que quizás esté relacionado con problemas de tiempo interno.
Sé que cruzar dominios de reloj puede causar metastabilidad, porque la configuración y el tiempo de espera no se mantienen.
Pero estaba pensando que es...
Se nos ha asignado la tarea de crear un banco de registros que pueda realizar una lectura dual, pero solo escritura única. En el momento lo tengo todo trabajando aparte de la doble lectura. ¿Podría alguien apuntarme en la dirección correcta?
l...
El siguiente código lee 40 bits de datos enviados en serie desde un sensor de temperatura / humedad DHT-11 y
almacena los datos en una matriz de 5 bytes de RAM.
El código es:
// Return values:
// DHTLIB_OK 0 => OK
// DHTLIB...
Tengo un código vhdl en este sentido (explicación a continuación):
architecture arc of anEntity is
signal x1_sig : T;
signal x2_sig : T2;
function test(x1: T, x2: T2) return boolean is
begin
if complicatedConditionWith x1 and x2 t...
Tengo problemas con la estimación de la utilización de la lógica.
Soy un estudiante de doctorado que investiga la implementación eficiente de algoritmos de procesamiento de señales. Por lo tanto, tengo que comparar la utilización lógica del m...
Hardware:
Tengo un "sensor" asic que me envía paquetes de 32 bits (serie). Necesito detectar estos paquetes con un FPGA.
Cuando comienzo la lectura, el sensor me está enviando paquetes de datos hasta que detengo la lectura. Puede haber tiem...
soy nuevo en vhdl y fpga. Actualmente estoy trabajando con una placa basys3 programada en vhdl usando vivado. Hice un dencoder de 3 (binario) a 8 (decimal) con un bucle for.
Mi banco de pruebas también está con un bucle for. Lo que ahora noto es...
Me estoy enseñando VHDL (utilizando Altera Quartus Prime Web Edition) para que podamos incorporar un CPLD en un diseño. Solo lo he estado haciendo unos pocos días, pero hasta ahora el VHDL en sí parece bastante sencillo. Aprendí cómo diseñar ent...