Actualmente estoy haciendo algunos tutoriales y leyendo algunos libros sobre cómo escribir VHDL. Como tengo curiosidad y aprendo mejor con los tutoriales prácticos, comenzaré a implementar mis proyectos que me serán útiles en el futuro.
Para...
¿Hay una manera de convertir un valor constante en una señal para enviarlo al parámetro de una función?
Digamos que tengo esta función:
Function mylogic(signal a, b, c : std_logic) return std_logic is
Begin
return ((not a) and (not b) a...
He leído diferentes artículos (y también el capítulo del libro) sobre "componente" y "subprograma".
Lo que no entiendo es cuál es la diferencia entre los dos ...
Quiero decir, sé que el componente hace más fácil el "diseño jerárquico" agrupan...
Estoy intentando integrar un esclavo SPI en VHDL (opencores)
enlace
la idea es conectar un microcontrolador y un FPGA
Estoy usando Quartus ..
más información:
microcontrolador diferente reloj 50 MHz, creo ..
La frecuencia de...
Soy un desarrollador de software que está aprendiendo más sobre FPGA / VHDL y me pregunto si usar lenguajes secuenciales por mucho tiempo hace que sea más difícil pensar en el hardware.
Mi pregunta es sobre la conexión de componentes y estoy...
¿Es posible escribir un módulo con 3 cables a, b, c que generaría una de las siguientes opciones?
z (desconectado) si a = b = c = z
a si a = (0 o 1) y b = c = z
b si b = (0 o 1) y a = c = z
c si c = (0 o 1) y a = b = z
x (no importa)...
Estoy usando SignalTap de Quartus para depurar mi diseño de FPGA:
¡Siempre he sido persuadido de que SignalTap no es exacto!
Esto es lo que encontré:
Superviso la señal de reinicio con SignalTap: el reinicio alterna alrededor, mientras que l...
Tengo los siguientes ejemplos:
architecture two of andex is
begin
process(abus)
variable y: bit :='1';
begin
for i in 7 downto 0 loop
y:=abus(i) and y;
end loop;
x<=y;
end process;
end;
architecture three o...
Hay un término en la simulación / verificación HDL llamado
"acceso de memoria de puerta trasera".
He escuchado esto muchas veces aunque estoy
No estoy seguro de cómo se implementa esto.
Además, hay algunas referencias para este concepto....
El código de la figura siguiente crea un cierre innecesario.
a) ¿Qué declaración (s) se debe escribir y dónde se debe eliminar?
signal next_p, p: std_logic_vector(1 downto 0);
signal a, b, c, d, q, next_q: std_logic;
process(select,a,b,c,d)
b...