Preguntas con etiqueta 'vhdl'

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FPGA Modelo de RAM simple: ¿por qué se retrasa la dirección?

En el código de ejemplo a continuación de Doulos que modela RAM usando una matriz, ¿por qué es la dirección retrasado? Específicamente, ¿por qué se molestaron en crear una segunda señal read_address en lugar de usar la entrada add...
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Misterio del encabezado de expansión DE2

Hace poco recibí una placa Atera DE2 con un Cyclone II FPGA. He estado experimentando con los encabezados de expansión y tengo problemas para entender por qué la tarjeta de mi hija no recibe ningún poder. Mi DMM está leyendo 3.3 voltios (cuando...
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Confusión sobre el uso de radios binarios y el formateo a través del filtro FIR (y circuitos en general)

Me está costando un poco tratar de ubicar mi cabeza alrededor de las radios binarias. Específicamente cuando se trata de usarlos en un circuito. Por su cuenta puedo entenderlos bien. Por ejemplo, 2s complemento, punto fijo, BCD, etc. Aquí es...
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VHDL: pregunta de instancia

Tengo que hacer una instancia de varios componentes Supongo que el código para esta instancia sería algo como esto: componentA: componentB port map( output_ca => input_cb ); componentA: componentC port map( output_ca => input_cc...
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¿Hay un caso de VHDL de orden preferido / cuándo y las declaraciones de levantamiento / caída en los procesos?

¿Qué inconvenientes hay en poner mi control de aumento de cobertura dentro de un bloque de caso / cuándo? Tengo VHDL que usa código similar al primer ejemplo a continuación, simula correctamente y es sintetizable. Sin embargo, no se comporta...
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sincronización de entrada FPGA

Tengo una pregunta básica para los desarrolladores avanzados de FPGA: ¿Necesito usar un código de sincronización especial para las entradas de FPGA? Quiero decir, la entrada se verificará en un proceso síncrono. Fuera del FPGA, las señales de...
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La compilación de un multiplexor simple de 2 entradas con GHDL falla

Empecé a leer "The Designer's Guide to VHDL" por P. J. Ashenden, pero ya estoy atascado después del ejercicio 9, aquí está mi código: entity mul2 is port ( a, b, sel : in bit; z : out bit ); end entity mul2; architecture behav of mul2...
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¿Es posible ver cuánta lógica utiliza un núcleo de IP?

¿Es posible ver cuánta lógica utiliza un núcleo de IP en Vivado? Acabo de descubrir que una de mis variables podría crear un mux gigante. Quiero saber cuánta lógica usa este mux, para poder documentarlo de alguna manera.     
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Cómo generar sonido en VHDL

Soy nuevo en FPGA y VHDL. Estoy trabajando en prácticas de laboratorio y para la práctica ya nos dieron un archivo que tiene un códec I2C y ya se hicieron los conceptos básicos para los registros de códecs, pero encontré que los archivos dados e...
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Acceda al coprocesador NEON desde la lógica programable en Zynq

Durante los últimos días he estado pensando en el coprocesador de neón en el SoC de Zynq y tengo una pregunta, ¿es posible enviar instrucciones al neón desde el lado PL del SoC? Imagina que tengo una aplicación con muchas operaciones matemáti...