sincronización de entrada FPGA

Question

sincronización de entrada FPGA

#1 de Blair Fonville (3 votos)
#2 de laptop2d (2 votos)

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Tengo una pregunta básica para los desarrolladores avanzados de FPGA: ¿Necesito usar un código de sincronización especial para las entradas de FPGA?

Quiero decir, la entrada se verificará en un proceso síncrono. Fuera del FPGA, las señales de entrada pueden cambiar en cualquier momento (la frecuencia es mucho más baja que el reloj del FPGA). ¿El FPGA tiene alguna implementación de entrada especial que considere esto (estoy usando Microsemi Proasic3)?

Si es necesario un tratamiento especial, ¿cómo debo hacerlo?

fpga vhdl

pregunta e2p

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Es necesario que desinfecte sus entradas para evitar la metastabilidad (voltaje entre alto y bajo). Esto se puede hacer de varias maneras, una forma es un sincronizador de rango doble (sin embargo, la entrada se conectará al bloque de la cadena de sincronización, el resultado es el mismo):
Fuente:Wikipedia

Elproasic3tambiéntienelacapacidaddehabilitarentradasdeactivacióndeschmittensusgpios,loqueforzaráquelaseñalpaseanivelaltoobajo,peronolasincroniceconelreloj,porloqueaúnnecesitaalgúntipodesincronizacióndereloj.

Fuente:

respondido por el laptop2d

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Constante de tiempo de filtro de paso bajo para una entrada cuadrada Comportamiento del emisor común

score 3 · Accepted Answer

Una técnica común para protegerse contra posibles problemas de metastabilidad, que pueden resultar en casos como este, es registrar dos veces sus entradas. Así:

crédito: Whitepaper de Altera

La metastabilidad es un fenómeno que puede causar una falla del sistema en dispositivos digitales, incluidos los FPGA, cuando una señal se transfiere entre circuitos en dominios de reloj no relacionados o asíncronos. Este documento describe la metastabilidad en los FPGA, explica por qué ocurre el fenómeno y se explica cómo puede causar fallas en el diseño. El tiempo medio calculado entre fallas (MTBF) debido a la metastabilidad indica si los diseñadores deben tomar medidas para reducir la posibilidad de tales fallas. Este documento explica cómo se calcula el MTBF a partir de varios parámetros de diseño y dispositivo, y cómo los proveedores y diseñadores de FPGA pueden aumentar el MTBF. La confiabilidad del sistema se puede mejorar al reducir la posibilidad de fallas de metastabilidad con técnicas de diseño y optimizaciones.

sincronización de entrada FPGA

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