He probado la primera entidad en mi proyecto con éxito. Ahora, cuando intento crear un archivo de forma de onda vectorial para mi segunda entidad, solo me permite agregar los pines de mi primera entidad. Establecí mi nueva entidad, la cual neces...
Digamos que tengo una señal, puedo asignar un valor inicial de cero O puedo ponerlo en cero al RESTABLECER. He visto a mis compañeros de trabajo utilizando los dos métodos indistintamente. Solo quiero ver la opinión de otros sobre esto.
Supon...
A continuación se muestra un código VHDL de un generador de paridad par / impar para un bus de ancho dado.
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.math_real.all;
entity paritygen is
generic( WIDTH :...
Estoy aprendiendo VHDL y estoy tratando de hacer un MUX Genérico simple. Es mi código:
GenericMUX.vhd
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or...
Actualmente estoy aprendiendo VHDL. Como ejercicio decidí implementar algunos de los chips de la serie 7400. A continuación se muestra el 74153 y, mientras lo probamos con ghdl / gtkwave, parece funcionar.
Pero estoy seguro de que esta implem...
Intento implementar el siguiente simple receptor UART. Las simulaciones van bien (imagen adjunta). Pero encontré algunos problemas en la realización de hardware real utilizando la placa Nexys 2.
Intento enviar un símbolo a través de minicom us...
Quiero implementar un registro de datos para almacenar hasta 256 fragmentos de 8 bits (VHDL). También necesito poder acceder y modificar estos valores desde varios módulos vhdl. Un módulo accederá al registro para modificar los valores del puert...
Si necesito envolver un diseño de VHDL de nivel superior previamente existente para un FPGA con puertos INOUT en otra nueva entidad de nivel superior ... ¿cuál es la forma correcta de pasar a través de la PARTE de un puerto INOUT?
Por lo gene...
Estoy intentando recibir datos de un teclado a través del puerto PS / 2 en Papilio One Arcade Megawing. Eventualmente, querré implementar esto desde cero, pero pensé que primero obtendría un código público que funcionara como una forma de prueba...
Estoy trabajando en un proyecto VHDL que es una prueba pequeña de SDRAM. Tengo estas entidades:
arriba
sdramwrapper
sdram < - el núcleo IP generado sdrampkg < - contiene un paquete que contiene constantes utilizadas en varios lugar...