La mayoría de las resoluciones de video como VGA (640x480), UXGA (1600x1200) o HD720 (1280x720) están definidas por el estándar VESAs Coordinated Video Timing (CVT). (Puede descargarse gratuitamente desde VESA.org ).
Los resultados de la des...
Estoy tratando de generar varias ondas usando un tablero Mojo-V3, que tiene un Spartan-6. Utilizo el método DDS para generar las ondas. La descripción del hardware está en VHDL. En la salida del FPGA hay un R-2R DAC para convertir los datos a va...
Estoy tratando de implementar un contador de 4 pantallas (0 a 9999) en un Nexys 3. Sin embargo, cuando cargo el archivo de bits, todas las pantallas permanecen en 0. Parece que las variables a, b, c, d; que controlan dígitos individuales, perman...
Tengo un diseño de fpga con dos relojes, uno es de 54MHz y el otro es un reloj dividido por 4 de los 54MHz, este es un reloj de 13.5MHz.
El reloj de 13.5MHz se genera al dividir el reloj de 54MHz en vhdl, y alimentarlo a través de un búfer de...
Intento hacer un programa VHDL simple que consiste en incrementar un std_logic_vector en uno cada vez que se presiona el botón A. Cuando se presiona el botón B, se debe restablecer el valor.
Mi idea era hacerlo de esta manera
entity simple...
Tengo un problema de diseño en VHDL con un sumador en serie.
El diagrama de bloques está tomado de un libro.
Yaquenotengolasuficienteexperienciaendiseñoconreloj(exceptoenalgunoscasosdetonteríasqueheencontradoenlaweb,ydemanerasimilarenunregis...
Quiero restablecer la variable v_count a 0 en el borde ascendente de la entrada
puerto i_pulse_run . Pero me salen los siguientes errores:
Error: No se pudo implementar el registro en este borde del reloj.
Error (10821): er...
Aquí está mi código:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use STD.TEXTIO.ALL;
entity new1 IS
port(data : IN STD_LOGIC_VECTOR(7 DOWNTO 0));
end new1;
architecture Be...
Tengo este pedazo de código aquí:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity first is
port(
a : in STD_LOGIC_VECTOR(3 downto 0);
b : in STD_LOGIC_VECTOR(3 downto 0);
result : out STD_LOGIC_VECTOR(3 downt...