Tengo un diagrama de estado que consta de 3 estados y en el reinicio llega al estado s0, luego, si ocurre un evento en la señal de inicio, pasa al estado 2 y está allí durante 15 ciclos de reloj, y luego pasa al estado 3 y luego de vuelta al est...
Actualmente estoy usando VHDL para programar el conjunto de juegos FPGA Spartan 3AN. El objetivo es crear un programa para enviar un SMS a un teléfono móvil, utilizando el kit-set a través del módem. He terminado con la máquina de estado finito...
Tengo una entidad combinacional que se implementa con lot de lógica combinacional. La síntesis (usando Xilinx ISE) indica:
Retardo máximo de la ruta combinacional: 62.367ns
Cuando se coloca en un diseño síncrono (sincronizado), la fr...
Tengo un módulo de nivel superior y un tipo de enumeración declarado allí. Ahora creé varios submódulos (con un puerto IN de ese tipo) y los instalé. Sin embargo, la resolución del tipo de enumeración en los submódulos falla.
¿Es posible reutil...
Creo que no me expliqué correctamente. Déjame que te cuente con más detalle.
Tengo 64 bloques: A, B, C, D ..... Cada uno de estos bloques es un registro de desplazamiento paralelo en paralelo de n bits. La tarea de estos bloques es cambiar su...
Estoy tratando de modelar un SN74HC573 pestillo tipo D en VHDL para volver en ello. Esto es lo que obtuve hasta ahora:
-- simple model of a SN74AHC573 D-type Transparent Latch
library ieee;
use ieee.std_logic_1164.all;
-- entity declaration...
Estoy creando un registro de 8 bits a partir de flip-flops tipo D en VHDL para un ejercicio de laboratorio, pero parece que no puedo diagnosticar un problema. En primer lugar, no puedo compilarlo debido a la diferencia en los tipos para el reloj...
Estoy intentando conectar uno de mis bloques VHDL a un bloque generado por Xilinx (una memoria RAM de doble puerto).
El problema es que la habilitación de escritura de la RAM se define como un std_logic_vector (de 0 a 0) en lugar de un std_lo...
Como prefacio, hay ciertos estilos de codificación utilizados en VHDL / Verilog que ayudan a las herramientas de síntesis a inferir hardware diferente (algunos mejor en rendimiento que el otro). Por ejemplo, usar una escalera if-else-if inferirí...
Las máquinas de estado son un patrón que se usa muy a menudo para escribir diseños sincrónicos. Sirven como los controladores en el diseño. Entonces, ¿hay una manera estándar de verificarlos si se escriben usando VHDL? ¿O es mejor usar alguna GU...