Estoy tratando de usar paquetes genéricos con un tipo protegido en Modelsim 10.0a. La nota técnica vhdl2008.note indica:
un paquete genérico básico y su creación de instancias con algunos notables
restricciones:
las listas gené...
No estoy seguro de una implementación. Tengo un multiplexor de 8 entradas, 1 salida y 3 señales de selección. Uno de estos selecciona la señal secuencialmente adquiere todo el valor de un vector de bits. Ahora puedo elegir 2 vías.
La primera...
En mi libro ASIC están desarrollando una máquina de estado, y tienen una declaración como:
Shift <= '1' when State = S else '0';
Sin embargo, en mi proyecto tengo varios estados que requieren la misma salida para activarse, por lo qu...
Estoy teniendo algunos problemas con mi código, y entiendo lo que mis advertencias están tratando de decirme ...
Estas son las advertencias que recibo
WARNING:Xst:737 - Found 4-bit latch for signal <counter_10>. Latches may be generat...
Me las arreglé para reducir el número de errores pero todavía tengo algunos:
Error: System.nios2: Reset slave sram_0.avalon_slave_0 not connected to instruction_master.
Error: System.nios2: Exception slave sram_0.avalon_slave_0 not connected t...
Estoy usando synplify y escribí una biblioteca de utilidades para mi proyecto, que contiene la siguiente función:
function truncate(x: in std_logic_vector; constant length: in integer)
return std_logic_vector is
variable result : std_logic...
Estoy trabajando en un módulo de baja frecuencia de 30 khz que necesita un consumo de energía ultra bajo. El problema es que la investigación se centra en mejorar el rendimiento de los sumadores y multiplicadores y no se centra en el consumo de...
Al trabajar en algunas partes de VHDL I para Xilinx virtex, descubrí que el código que heredé había intentado implementar la codificación de usuario para las variables de estado utilizadas en las diversas máquinas de estado en el diseño. Se enco...
Estoy aprendiendo el uso de la declaración de configuración. Para esto he creado una entidad de nivel superior not_gate y una arquitectura estructural. También agregué otro archivo vhd a este programa, y ese archivo vhd (notgate) tiene una sola...
Recibo algunos errores cuando intento compilar mi diseño en Active-HDL de Aldec.
# Warning: ELAB1_0026: BITADJ128.bde(BITADJ128.vhd) : (79, 0): There is no default binding for component "buf". (No entity named "buf" was found).
# Warning: ELAB...