Me pregunto cómo optimizar la comparación de un valor de contador amplio con pocos valores definidos. Tal vez sea más fácil si lo muestro en el ejemplo; digamos que hay un receptor que obtiene datos en un formato bien definido: 1004, los símbolo...
Estoy intentando conectar un microcontrolador (cortex m3) y un fpga (actel a3p060). Soy capaz de leer / escribir con éxito con el bus de datos de 16 bits. Mis módulos en vhdl están estructurados de la siguiente manera:
Módulo superior (inter...
Con respecto al periférico Ethernet del Spartan 3E FPGA, específicamente el chip Ethernet SMSC LAN83C185. La tarea es crear nuestra propia interfaz entre el PLB y el chip de Ethernet. Hasta ahora, lo he estado basando en el controlador xps_ether...
Soy nuevo en VHDL y parece que no puedo compilar mi código. He revisado el código lo mejor que he podido, pero no veo nada de malo en mi comprensión básica actual de cómo funciona y me pregunto si alguien podría ayudar. Se supone que el código d...
Tengo el segmento de código anterior. Estoy un poco confundido, entonces, ¿alguien me puede ayudar?
wait until rising_edge ( clk ) ;
sig_a <= sig_x and sig_y ;
sig_b <= sig_a ;
¿Sig_b usa el nuevo valor de sig_a?
Sé que puede evitar que el sintetizador compile el código VHDL:
-- pragma translate_off
assert thisDoesNotGetSynthesized();
-- pragma translate_on
PERO, también hay otras formas de escribir esto, incluido -- synopsys translate_off ....
Estoy tratando de implementar circuitos de capacitores conmutados y, por lo tanto, necesito generar un reloj de dos fases sin superposición. He estado tratando de usar un FPGA para el mismo. Desafortunadamente, mi herramienta de síntesis: Quartu...
De vez en cuando veo diferentes ejemplos de código que tienen cadenas "... else Null" en las sentencias if y es algo que no entiendo. Aprendí y me aferro a la idea de que la mejor manera de no modelar nada es escribir sin código. Pero ¿hay algun...
Para verificar la capacidad de síntesis del bucle while, creé un código vhdl hipotético de la siguiente manera.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.all;
entity test_loop is
Port ( a : in INTEGER;
i : in INT...
Estoy comprobando lo que puedo y no puedo hacer al agregar y concatenar en VHDL.
aunque puedo combinar dos vectores concatenándolos, sigo recibiendo errores si uso el agregado.
Vi una respuesta aquí muestra que es posible.
¿Puede algu...